METODOLOGÍAS DE DISEÑO DE REDES NEURONALES SOBRE DISPOSITIVOS DIGITALES PROGRAMABLES PARA PROCESADO DE SEÑALES EN TIEMPO REAL San iago Tomás Pé ez Suá ez
TESIS DOCTORAL
UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA
DEPARTAMENTO DE SEÑALES Y COMUNICACIONES
METODOLOGÍAS DE DISEÑO DE REDES NEURONALES
SOBRE DISPOSITIVOS DIGITALES PROGRAMABLES PARA
PROCESADO DE SEÑALES EN TIEMPO REAL
San iago Tomás Pé ez Suá ez
Di ec o es: D . Ca los Manuel T a ieso González
D . Jesús Be na dino Alonso He nández
Las Palmas de G an Cana ia, de 2015agos o
 +34928451265 e‐mail[email p o ec ed]lpgc.esEdi iciodeElec ónicayTelecomunicaciones
 +34928451279 www.dsc.ulpgc.es CampusdeTa i a
35017LasPalmasdeG anCana ia
Anexo I
DON PEDRO JOSE QUINTANA MORALES SECRETARIO DEL DEPARTAMENTO
DE SEÑALES Y COMUNICACIONES DE LA UNIVERSIDAD DE LAS PALMAS DE
GRAN CANARIA,
CERTIFICA,
Que la Comisión de In es igación del Depa amen o (que iene delegadas las
compe encias en ma e ia de doc o ado), en su sesión de echa diecisie e de julio de dos
mil quince, omó el acue do de da el consen imien o pa a su ami ación, a la esis
doc o al i ulada “METODOLOGÍAS DE DISEÑO DE REDES NEURONALES SOBRE
DISPOSITIVOS DIGITALES PROGRAMABLES PARA PROCESADO DE SEÑALES
EN TIEMPO REAL” p esen ada po el doc o ando Don San iago Tomás Pé ez Suá ez y
di igida po los Doc o es Don Ca los Manuel T a ieso González y Don Jesús Be na dino
Alonso He nández.
Y pa a que así cons e, y a e ec os de lo p e is o en el A º 6 del Reglamen o pa a
la elabo ación, de ensa, ibunal y e aluación de esis doc o ales de la Uni e sidad de
Las Palmas de G an Cana ia, i mo la p esen e en Las Palmas de G an Cana ia a,
diecisie e de julio de dos mil quince.
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UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA
DEPARTAMENTO DE SEÑALES Y COMUNICACIONES
PROGRAMA DE DOCTORADO
CIBERNÉTICA Y TELECOMUNICACIÓN
TESIS DOCTORAL
Me odologías de diseño de edes neu onales sob e
disposi i os digi ales p og amables pa a p ocesado de
señales en iempo eal
AUTOR: San iago Tomás Pé ez Suá ez
DIRECTORES: D . D. Ca los Manuel T a ieso González
D . D. Jesús Be na dino Alonso He nández
El Di ec o El Codi ec o El Doc o ando
Las Palmas de G an Cana ia, a 31 de agos o de 2015
A Glo ia y Ma y Paz po llena nues as idas.
A Mame po con e i se en indispensable compañe a de es a a esía.
A abuelo Paco, que ya es á descansando.
A abuela Ca men.
A oda mi amilia.
A odos mis amigos.
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia x
4.4.1 Modelado en pun o lo an e ............................................................ 132
4.4.2 Diseño en pun o ijo ......................................................................... 135
4.4.2.1 Diseño con Sys em Gene a o ....................................................... 135
4.4.2.2 Implemen ación con In eg a ed Sys em En i onmen ................. 140
4.5 El ecualizado pa a señal bina ia .............................................................. 144
4.5.1 Modelado en pun o lo an e ............................................................ 144
4.5.2 Diseño en pun o ijo ......................................................................... 144
4.5.2.1 Diseño con Sys em Gene a o ....................................................... 144
4.5.2.2 Implemen ación con In eg a ed Sys em En i onmen ................. 149
4.6 Compa ación con el es ado del a e ......................................................... 152
5. CONCLUSIONES Y LÍNEAS FUTURAS ......................................................... 155
5.1 Conclusiones ............................................................................................. 156
5.2 Líneas u u as ........................................................................................... 158
ANEXO. Modelado en pun o lo an e del ecualizado ....................................... 161
A.1 In oducción ................................................................................................. 161
A.2 Modelado en pun o lo an e de la TDNN ecualizado a .............................. 162
BIBLIOGRAFÍA .................................................................................................. 181

Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia x ii
ÍNDICE DE FIGURAS
Figu a 1.1. Apa iciones po año en el Web o Science de: a)“ il e ”, b) “neu al
ne wo k”, c) “ il e ” and (“design” o “implemen a ion” o “ha dwa e”), d) “neu al
ne wo k” and (“design” o “implemen a ion” o “ha dwa e”). .............................. 4
Figu a 1.2. Modelado del sis ema en pun o lo an e. ................................................... 18
Figu a 1.3. Modelado del sis ema en pun o ijo. ........................................................... 19
Figu a 1.4. To al de apo aciones anuales. .................................................................... 20
Figu a 2.1. Es uc u a de una neu ona ne iosa. ........................................................... 28
Figu a 2.2. Es uc u a de una neu ona a i icial. ............................................................ 29
Figu a 2.3. Red neu onal con R en adas conec adas a una capa de S neu onas. ......... 31
Figu a 2.4. Red neu onal con R1 en adas, una capa in e media de S1 neu onas y una
capa de salida de S2 neu onas. ............................................................................... 31
Figu a 2.5. Red neu onal ealimen ada o ecu en e..................................................... 32
Figu a 2.6. Ob ención del algo i mo en pun o ijo a pa i del algo i mo en pun o
lo an e. .................................................................................................................. 37
Figu a 2.7. A qui ec u a de una FPGA. ........................................................................... 38
Figu a 2.8. P es aciones en e al cos e económico pa a las di e en es ecnologías en el
desa ollo de un p o o ipo. .................................................................................... 41
Figu a 2.9. Rep esen ación en semiejes del á ea, po encia y e a do. .......................... 58
Figu a 2.10. Rep esen ación en un p isma del á ea, po encia y e a do. ...................... 59
Figu a 2.11. Rep esen ación en un diag ama en ela de a aña del á ea, po encia y
e a do. ................................................................................................................... 59
Figu a 2.12. Las he ejías me odológicas y el p oceso ap opiado. .................................. 61
Figu a 3.1. Esquema gene al de la me odología expe imen al. ..................................... 65
Figu a 3.2. Con luencia de concep os en la me odología expe imen al. ....................... 66
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
x
iii
Figu a 3.3. Tipos de pulso elegidos pa a la de ección. ................................................... 69
Figu a 3.4. Tempe a u a de la p ime a semana de la base de da os y su alo medio. 71
Figu a 3.5. a) Señal bina ia o iginal, b) señal con una elación señal a uido de +10 dB.
................................................................................................................................ 72
Figu a 3.6. Modelado de allado de la NN en pun o lo an e. ........................................ 75
Figu a 3.7. Modelado de allado de la NN en pun o ijo. ................................................ 77
Figu a 3.8. Flujo de diseño pa a la FPGA. ....................................................................... 79
Figu a 3.9. El escena io de diseño de Xilinx pa a Sys em Gene a o . ............................ 84
Figu a 3.10. In e acción en e Sys em Gene a o , Simulink, Ma lab y el ISE de Xilinx. . 86
Figu a 3.11. El escena io de diseño de Al e a pa a DSP Builde . ................................... 87
Figu a 4.1. Ven ana ob enida al inaliza el en enamien o de la NN pa a pejibaye. .... 91
Figu a 4.2. Ma iz de con usión ob enida en la e apa de es eo de la NN pa a pejibaye.
................................................................................................................................ 92
Figu a 4.3. E apa de en ada de la NN pa a pejibaye. .................................................... 93
Figu a 4.4. Ven ana de con igu ación de un Ga eway In. .............................................. 94
Figu a 4.5. Capa in e media de la NN pa a pejibaye. ..................................................... 95
Figu a 4.6. P ime a ase de la p ime a neu ona de la capa ocul a pa a pejibaye. ........ 96
Figu a 4.7. Implemen ación de la unción de ans e encia logsig median e una ROM.97
Figu a 4.8. a) Función logsig, b) salida de la unción implemen ada, c) e o y d) e o
ela i o. ................................................................................................................... 98
Figu a 4.9. Capa de salida de la NN pa a pejibaye. ........................................................ 99
Figu a 4.10. P ime a ase de la p ime a neu ona de la capa de salida pa a pejibaye. 100
Figu a 4.11. Bloque decodi icado de las neu onas de salida pa a pejibaye. .............. 100
Figu a 4.12. Conexión de las salidas del decodi icado a los egis os de salida y a los
pines de salida de la FPGA pa a pejibaye. ............................................................ 101
Figu a 4.13. Diseño en Simulink del sis ema inal pa a pejibaye. ................................ 102
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Uni e sidad de Las Palmas de G an Cana ia xix
Figu a 4.14. Señales de en ada en la NN pa a pejibaye.............................................. 103
Figu a 4.15. Señales de salida en la NN pa a pejibaye. ................................................ 103
Figu a 4.16. Bloque Sys em Gene a o y su en ana de con igu ación. ...................... 104
Figu a 4.17. Ven ana que se mues a al inaliza la compilación con Sys em Gene a o .
.............................................................................................................................. 104
Figu a 4.18. Simulación de la implemen ación pa a pejibaye en la FPGA, 8% de e o y 4
palab as en las ROM. ............................................................................................ 106
Figu a 4.19. E apa de en ada de la NN pa a ECG. ....................................................... 113
Figu a 4.20. Capa in e media de la NN pa a ECG. ........................................................ 115
Figu a 4.21. Ag upación de diez neu onas en la capa ocul a de la NN pa a ECG. ....... 116
Figu a 4.22. P ime a ase de la p ime a neu ona de la capa ocul a pa a ECG. ............ 117
Figu a 4.23. Implemen ación de la unción de ans e encia ansig median e una ROM.
.............................................................................................................................. 118
Figu a 4.24. a) Función ansig, b) salida de la unción implemen ada, c) e o y d) e o
ela i o. ................................................................................................................. 118
Figu a 4.25. Capa de salida de la NN pa a ECG. ........................................................... 119
Figu a 4.26. P ime a ase de la p ime a neu ona de la capa de salida pa a ECG. ....... 120
Figu a 4.27. P ime ag upamien o de diez mul iplicado es de la p ime a neu ona de la
capa de salida pa a ECG. ....................................................................................... 121
Figu a 4.28. Bloque decodi icado de las neu onas de salida pa a ECG. ..................... 122
Figu a 4.29. Conexión de las salidas del decodi icado a los egis os de salida y a los
pines de salida de la FPGA pa a ECG. ................................................................... 122
Figu a 4.30. Diseño en Simulink del sis ema inal pa a ECG. ....................................... 123
Figu a 4.31. Señales de en ada en la NN pa a ECG. .................................................... 124
Figu a 4.32. Señales de salida en la NN pa a ECG. ....................................................... 125
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
x
x
Figu a 4.33. Simulación pa a la ase inal de la implemen ación en la FPGA pa a 4,2%
de e o y 64 palab as en la ROM pa a ECG. ........................................................ 127
Figu a 4.34. De alle de los p ime os 2.500 ns de la simulación en la FPGA pa a 4,2% de
e o y 64 palab as en la ROM pa a ECG. ............................................................. 128
Figu a 4.35. Red neu onal con línea de e a do. .......................................................... 133
Figu a 4.36. Ven ana ob enida en el en enamien o con el Neu al Ne wo k Time Se ies
Tool. ...................................................................................................................... 134
Figu a 4.37. Implemen ación de la TDNN pa a p edicción de la empe a u a en la FPGA.
.............................................................................................................................. 136
Figu a 4.38. Neu ona de salida en el p edic o de empe a u a con esolución
comple a. .............................................................................................................. 137
Figu a 4.39. Neu ona de salida en el p edic o de empe a u a con esolución ajus ada
de o ma manual. ................................................................................................. 138
Figu a 4.40. Simulación de los sie e p ime os días de 2009 con Sys em Gene a o en el
p edic o de empe a u a: mues as en la en ada (azul), es imación en la salida
( ojo) y señal de e o (neg o). ............................................................................. 139
Figu a 4.41. Simulación del p edic o de empe a u a después del colocado y
conexionado de los componen es en la FPGA pa a 0,52% de e o y 1024 palab as
en la ROM. ............................................................................................................ 140
Figu a 4.42. Simulación del p edic o de empe a u a después del colocado y
conexionado de los componen es en la FPGA pa a 0,56% de e o y 2048 palab as
en la ROM. ............................................................................................................ 142
Figu a 4.43. Ecualizado diseñado con Sys em Gene a o . .......................................... 145
Figu a 4.44. Diseño de la unción sa lin con el uso de un mul iplexo . ....................... 146
Figu a 4.45. Fo mas de onda de Simulink en el ecualizado pa a los p ime os 40 bi s: a)
señal de da os o iginal, b) en ada en la FPGA, c) salida de la FPGA. .................. 149
Figu a 4.46. Fo mas de onda de las p ime as quince mues as en el ecualizado
después del colocado y conexionado de los componen es en la FPGA. .............. 149

Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia xxi
Figu a A.1. Modelo p opues o pa a el ecualizado . ..................................................... 163
Figu a A.2. Señal de da os o iginal bina ia (a) y señal con uido mues eada (b)....... 163
Figu a A.3. Señal de da os o iginal (a), la señal con uido mues eada (b) y la salida de
la TDNN (c). ........................................................................................................... 164
Figu a A.4. Cu a de SNR en la salida de la TDNN en e a la SNR en la en ada pa a el
en enamien o con +10 dB. .................................................................................. 165
Figu a A.5. E ec o del núme o de neu onas en la capa in e media pa a el ecualizado .
.............................................................................................................................. 166
Figu a A.6. Ven ana de en enamien o en Ma lab pa a el ecualizado . ...................... 169
Figu a A.7. Ven ana de en enamien o en Ma lab, con el algo i mo de en enamien o
inalmen e usado, pa a el ecualizado . ................................................................ 173
Figu a A.8. E ec o del amaño de la en ana de obse ación en el ecualizado . ........ 173
Figu a A.9. E ec o de la SNR en el en enamien o del ecualizado (de -5 dB a +20 dB).
.............................................................................................................................. 174
Figu a A.10. E ec o de la SNR en el en enamien o del ecualizado (de +6 dB a +10 dB).
.............................................................................................................................. 176
Figu a A.11. Tes eo de la SNR de salida en e a la SNR de en ada pa a una SNR de
en enamien o de +7 dB. ...................................................................................... 177
Figu a A.12. Cu as de en enamien os exis osos (a), cu a p omedio y lími es de la
banda de es abilidad (b). ...................................................................................... 179
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia xxiii
ÍNDICE DE TABLAS
Tabla 1.1. Can idad de esul ados ob enidos en una búsqueda en Web o Science de
“ il e ”, “neu al ne wo k” y “equalize ”. .................................................................. 3
Tabla 1.2. Can idad de esul ados ob enidos en una búsqueda en Web o Science de
“ il e ”, “neu al ne wo k” y “equalize ”; añadiendo “design o implemen a ion o
ha dwa e”. ................................................................................................................ 4
Tabla 1.3. Con ibuciones alcanzadas du an e el desa ollo de es a esis.................... 20
Tabla 1.4. Pa icipación en P oyec os de In es igación. ............................................... 23
Tabla 1.5. T abajos Fin de Tí ulo desa ollados. ............................................................ 24
Tabla 2.1. Funciones de ans e encia ípicas. .............................................................. 30
Tabla 3.1. Es uc u a de la base de da os pa a la palme a pejibaye. ............................ 67
Tabla 3.2. Ma iz de con usión ob enida en el es eo de pun o lo an e pa a ECG. .... 70
Tabla 3.3. Ca ac e ís icas de las bases de da os. ........................................................... 72
Tabla 3.4. Uso del p ep ocesado y pa ame ización en los dis in os escena ios. ........ 73
Tabla 3.5. Fo ma de ope a la NN y de e alua la uncionalidad. ................................. 76
Tabla 4.1. Funcionalidad del sis ema en e al e o en la ep esen ación y el núme o
de palab as en las ROM pa a pejibaye………………………………………………………………105
Tabla 4.2. Recu sos ha dwa e pa a 8% de e o y 4 palab as en la ROM, aplicado a
pejibaye y compilado en VHDL. ............................................................................ 106
Tabla 4.3. Po encias pa a 8% de e o y 4 palab as en la ROM, aplicado a pejibaye y
compilado en VHDL. ............................................................................................. 107
Tabla 4.4. Recu sos ha dwa e pa a 8% de e o y 4 palab as en la ROM, aplicado a
pejibaye y compilado en Ve ilog. ......................................................................... 107
Tabla 4.5. Po encias pa a 8% de e o y 4 palab as en la ROM, aplicado a pejibaye y
compilado en Ve ilog. ........................................................................................... 108
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
x
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Tabla 4.6. Recu sos ha dwa e necesa ios pa a 12% de e o y 8 palab as en la ROM,
aplicado a pejibaye y compilado en VHDL. .......................................................... 108
Tabla 4.7. Po encias pa a 12% de e o y 8 palab as en la ROM, aplicado a pejibaye y
compilado en VHDL. ............................................................................................. 108
Tabla 4.8. Recu sos ha dwa e necesa ios pa a 12% de e o y 8 palab as en la ROM,
aplicado a pejibaye y compilado en Ve ilog. ........................................................ 109
Tabla 4.9. Po encias pa a 12% de e o y 8 palab as en la ROM, aplicado a pejibaye y
compilado en Ve ilog. ........................................................................................... 109
Tabla 4.10. Recu sos ha dwa e necesa ios pa a 13% de e o y 128 palab as en la ROM,
aplicado a pejibaye y compilado en VHDL. .......................................................... 109
Tabla 4.11. Po encias pa a 12% de e o y 8 palab as en la ROM, aplicado a pejibaye y
compilado en VHDL. ............................................................................................. 110
Tabla 4.12. Recu sos ha dwa e necesa ios pa a 13% de e o y 128 palab as en la ROM,
aplicado a pejibaye y compilado en Ve ilog. ........................................................ 110
Tabla 4.13. Po encias pa a 13% de e o y 128 palab as en la ROM, aplicado a pejibaye
y compilado en Ve ilog. ........................................................................................ 111
Tabla 4.14. Resumen de los casos es udiados pa a pejibaye. ...................................... 111
Tabla 4.15. Compa ación en elocidad en e un o denado pe sonal y la FPGA pa a
pejibaye. ............................................................................................................... 112
Tabla 4.16. Ma iz de con usión ob enida en el modelo en pun o ijo pa a 4,2% de e o
y 64 palab as en las ROM pa a ECG. .................................................................... 125
Tabla 4.17. Funcionalidad del sis ema en e al e o en la ep esen ación y el núme o
de palab as en la ROM pa a ECG. ......................................................................... 126
Tabla 4.18. Recu sos ha dwa e necesa ios pa a 4,2% de e o y 64 palab as en la ROM,
aplicado a ECG y compilado en VHDL. .................................................................. 128
Tabla 4.19. Po encias pa a 4,2% de e o y 64 palab as en la ROM, aplicado a ECG y
compilado en VHDL. ............................................................................................. 129
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 1
CAPÍTULO 1
1. INTRODUCCIÓN
“Yo engo un sueño …”
Ma in Lu he King
En es e capí ulo se jus i ican los mo i os pa a la ealización de es a esis. En ella
ambién se desc iben los an eceden es que exis en del ema a a a . Pos e io men e
se plan ean los obje i os, el eo ema p opues o, la me odología usada, y las
con ibuciones y esul ados ob enidos. Finalmen e, se expone la es uc u a de la
memo ia.

Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
2
1.1 Mo i ación y jus i icación
La sociedad ac ual ha i ido en los úl imos años la e olución ecnológica. En el
año 1969 el homb e llegó a la Luna, es e se ha con e ido en un hi o único en la
his o ia. Es e e en o se basó en los a ances ecnológicos desa ollados du an e la
Segunda Gue a Mundial y en el pulso man enido po las po encias in oluc adas en la
Gue a F ía. La na e Apollo 11 lle aba un compu ado a bo do con ocho ope ado es de
cálculo y 64 kby es de memo ia. Su ecuencia de eloj e a de unos 2 MHz, consumía
55 W, pesaba casi 32 kg y ocupaba 33 dm3. Casi cincuen a años después los
compu ado es han mejo ado eno memen e sus p es aciones de cálculo, memo ia,
elocidad, po encia y dimensiones ísicas. Además, no solo se han con e ido en un
elec odomés ico más del hoga , sino que han pasado a se disposi i os po á iles y
pe sonales con mul i ud de unciones. En es a línea los disposi i os deben disminui su
olumen y peso, an o de su ci cui e ía como de su ba e ía. Además deben mejo a su
po encia y elocidad de cálculo pa a a a e en os en iempo eal. Finalmen e deben
minimiza el consumo de po encia, pa a que la misma ba e ía o o gue más au onomía;
o que pa a la misma au onomía se pueda usa una ba e ía de meno amaño. En
esumen, es cla a y necesa ia la mejo a de las p es aciones ísicas de á ea, elocidad y
po encia.
La p esen e esis p e ende hace apo aciones a las me odologías de diseño de
edes neu onales (NN, Neu al Ne wo k) pa a disposi i os digi ales p og amables. Es as
mejo as pe mi i án desa olla NN capaces de ope a en iempo eal pa a p ocesado
digi al de la señal. Los mé odos de diseño pe mi i án la desc ipción ápida y lexible de
es os sis emas. Del sis ema inal se ex ae án sus p es aciones ísicas: á ea, po encia y
elocidad. Los disposi i os óp imos, pa a la ealización de p o o ipos, son las ma ices
de pue as p og amables po el diseñado (FPGA, Field P og ammable Ga e A ay). El
aho o de á ea y po encia consumida mejo a á la po abilidad ísica del p o o ipo inal.
Es a esis se apoya en es concep os: las edes neu onales a i iciales (ANN,
A i icial Neu al Ne wo k), los disposi i os digi ales p og amables (PLD, P og ammable
Logic De ices) y el p ocesado de señal en iempo eal. El concep o “me odología de
diseño” es el pun o de unión pa a que con e jan y se acili e la ealización de
p o o ipos. El concep o PLD incluye disposi i os an iguos, con pocos ecu sos
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 3
ha dwa e; los ac uales disposi i os han pasado a denomina se ma ices de pue as
digi ales p og amables po el diseñado (FPGA, Field P og ammable Ga e A ay). En el
es o del documen o, po simpli icación, a las ANN se les llama á edes neu onales
(NN, Neu al Ne wo ks).
An es de en a en cues iones écnicas y me odológicas, con iene esal a un
enómeno obse ado en la base de da os del Web o Science [Web o Science, 2014]. Si
se buscan po í ulo los concep os de la columna izquie da de la abla 1.1, se ob ienen
las can idades que indica la columna de la de echa. Es a búsqueda se ealizó en los
í ulos de las apo aciones en las bases de da os elacionadas con las ecnologías de la
elec ónica, la compu ación y las comunicaciones. Los concep os “ il e ” y “equalize ”
son bloques ampliamen e usados en p ocesado y comunicaciones. Solo el concep o
“ il e ” supe a ampliamen e a “neu al ne wo k”, no debe ol ida se que los il os son
bloques de uso obligado en casi odos los sis emas. Es o pone de mani ies o la
impo ancia ela i a que el concep o de ed neu onal iene pa a la comunidad
cien í ica.
Tabla 1.1. Can idad de esul ados ob enidos en una búsqueda en Web o Science de
“ il e ”, “neu al ne wo k” y “equalize ”.
Fil e 138.939
Neu al Ne wo k 84.868
Equalize 3.419
Si a la búsqueda se añade las palab as “design”, “implemen a ion” y “ha dwa e” se
ob ienen los alo es de la abla 1.2. En p opo ción se ha es udiado y consolidado
mucho más el diseño de il os y ecualizado es que de edes neu onales. Po ejemplo,
pa a el diseño de il os se han desa ollado ex ensamen e me odologías y
he amien as de diseño. Es o no sucede pa a las edes neu onales po las
ca ac e ís icas in ínsecas de es os sis emas, que se desc ibi án pos e io men e.
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Tabla 1.2. Can idad de esul ados ob enidos en una búsqueda en Web o Science de
“ il e ”, “neu al ne wo k” y “equalize ”; añadiendo “design o implemen a ion o
ha dwa e”.
Fil e an
d
(design o implemen a ion o ha dwa e) 13.999 10,1%
Neu al ne wo k an
d
(design o implemen a ion o ha dwa e) 3.937 4,6%
Equalize an
d
(design o implemen a ion o ha dwa e) 457 13,4%
En la igu a 1.1 (izquie da) se mues a el núme o de apa iciones en la búsqueda del
Web o Science en unción del año, pa a “ il e ” (a) y “neu al ne wo k” (b); con azo
ino y g ueso espec i amen e. En ella se obse a que los es udios sob e edes
neu onales apa ecen mucho más a de que pa a los il os. Además, jus o an es de
1990 se p oduce el inicio de los es udios pa a edes neu onales, y alcanzan en 10 años
simila es ni eles de p oducción. En la igu a 1.1 (de echa) se obse an los esul ados
de la búsqueda cuando se añaden las palab as “design”, “implemen a ion” y
“ha dwa e”; pa a “ il e ” con azo ino (c), y pa a “neu al ne wo k” con azo g ueso
(d). En es a igu a se obse a que el concep o de diseño e implemen ación de edes
neu onales a anca jus o an es de 1990 pe o no alcanza los ni eles de los diseños de
il os.
Figu a 1.1. Apa iciones po año en el Web o Science de: a)“ il e ”, b) “neu al ne wo k”,
c) “ il e ” and (“design” o “implemen a ion” o “ha dwa e”), d) “neu al ne wo k” and
(“design” o “implemen a ion” o “ha dwa e”).
Se puede llega a la conclusión, obse ando los da os de las búsquedas an e io es,
de que exis e un e aso en la implemen ación de las edes neu onales en e al diseño
de il os. Es o puede debe se a la escasa necesidad de al as p es aciones ísicas en la
1900 1920 1940 1960 1980 2000 2020
0
1000
2000
3000
4000
5000
6000
7000
8000
1920 1930 1940 1950 1960 1970 1980 1990 2000 2010 2020
0
100
200
300
400
500
600
700
800
a
)
b
)
c
)
d
)
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
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ope ación de las NN, a la di icul ad in ínseca de las NN y a la imp o isación al ealiza
es os diseños sin el uso de mé odos ap opiados.
La necesidad de mejo a las p es aciones depende del escena io de la aplicación; y
de las es icciones de elocidad, consumo de po encia y de amaño en la
implemen ación. La di icul ad in ínseca de las NN y su a iabilidad debe se analizada
po el diseñado , quien debe oma las decisiones ap opiadas. Es as decisiones se
basan en la expe iencia del diseñado o en un p oceso de p ueba y e o . Po úl imo,
debe esal a se que los mé odos exis en es son múl iples y con di e en es
ca ac e ís icas. El diseñado elegi á el mé odo ap opiado en unción de sus
ca ac e ís icas. Todo lo an e io se analiza á en capí ulos pos e io es.
1.2 An eceden es y es ado del a e
Es p eciso po an o analiza el es ado ac ual de las implemen aciones de las NN
desde di e en es pun os de is a. Pa a ello se desc iben las apo aciones más
signi ica i as, desde la más an igua has a la más ecien e. Los diseños pueden no
inclui el en enamien o, que se hace p e iamen e, no malmen e en una compu ado a
usando a i mé ica de pun o lo an e; se dicen que ienen un en enamien o o line.
Cuando los ci cui os incluyen las es uc u as de en enamien o se dicen que es de ipo
online, es os úl imos se een enan cada cie o iempo y econ igu an, adap ándose a
ci cuns ancias cambian es. Se en ende á, po de ec o, que las apo aciones son de ipo
o line; cuando sean de ipo online se indica á exp esamen e. En los casos desc i os a
con inuación los desa ollos se lle a on a cabo pa a FPGA, en caso con a io se indica
la ecnología que se usó. Como egla gene al, si no se especi ica o a cosa, la unción
de ans e encia usada es de ipo sigmoidea, que es la usada habi ualmen e como
unción de ans e encia en las neu onas a i iciales.
Como se obse a en la igu a 1.1 (d), exis en diseños de NN sob e disposi i os
elec ónicos desde jus o an es de 1990. En [Mye s y Hu chinson, 1989] se plan ea un
mé odo de sín esis pa a la unción sigmoidea. Es os au o es usan una ap oximación
lineal po amos y plan ean la posibilidad de diseña la como un sis ema digi al con
muy al a escala de in eg ación (VLSI, Ve y La ge Scale In eg a ion). Se usó a i mé ica
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en pun o ijo de complemen o a dos y se diseñó usando ci cui os esquemá icos. El
sis ema ijó 16 bi s de en ada y 8 bi s de salida, pe o no se es udió el e ec o de es e
núme o de bi s sob e la can idad de ha dwa e eque ido. Los au o es no mues an
ampoco es imación de elocidad ni de po encia consumida.
En [Sa yana ayana e al., 1992] se diseñó una NN de es capas en un sis ema VLSI
analógico. El sis ema se diseñó en o ma de esquemá ico y los au o es p esen an el
ha dwa e es imado y la elocidad, pe o no la es imación de po encia consumida.
En agos o del año 1994 se desclasi ica el in o me [Tebbe, 1994], que se ealizó
en e sep iemb e de 1992 y mayo de 1994. Es e in o me ue ealizado po Ha is
Co po a ion pa a el Go e nmen Communica ions Sys ems Di ision de los Es ados
Unidos; a a de las NN pa a p ocesado de señal en comunicaciones, en pa icula pa a
la ecualización y demodulación de señales digi ales.
En [Cos a e al., 1999] se diseñó una NN con ecnología VLSI analógica. Se desc ibió
en o ma de esquemá ico, se da la es imación de á ea y po encia; pe o no la de
elocidad.
En el abajo de [Vassiliadis e al., 2000] se p oponen a ios mé odos pa a la
implemen ación de unciones no lineales, se incluyen las unciones sigmoideas. La
a i mé ica usada es en pun o ijo en complemen o a uno y complemen o a dos. Los
mé odos usados son po amos lineales y po amos de segundo o den. Es e es udio
se cen a en el alo medio del e o en alo absolu o y el e o máximo de la
ep esen ación; conside a que los alo es máximos deben se 10-3 y 10-2
espec i amen e. A pa i de es as e e encias compa a el á ea necesa ia y el e a do
en ciclos de eloj. No se da es imación de po encia. El núme o de bi s es ijo, cua o
pa a la pa e en e a y diez pa a la pa e decimal. Las soluciones p opues as no se
implemen a on; solo se bosquejó el á ea y los ciclos de eloj necesa ios. Ob iamen e,
es o impide la es imación de po encia y la máxima ecuencia de uncionamien o.
Además, se p opuso la a qui ec u a pa a la de i ada p ime a de la unción de
ans e encia, con el obje o de pode ealiza un en enamien o online de la NN.
En [K ips, 2002] se diseñó una NN con una sola capa in e media, se implemen ó
sob e una FPGA pa a seguimien o de la imagen de una mano en iempo eal. La

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a i mé ica usada es de pun o ijo y como unción de ans e encia se usó la angen e
hipe bólica, que se implemen ó almacenando 15 ni eles de cuan i icación en una
memo ia usada como abla de búsqueda (LUT, Lookup-Table). Se diseñó usando el
lenguaje muy ápido de desc ipción ha dwa e pa a ci cui os in eg ados (VHDL, Ve y
High Speed In eg a ed Ci cui Ha dwa e Desc ip ion Language). Los au o es indican la
asa de acie o ob enida, la elocidad y el á ea necesa ia; pe o no la po encia
consumida.
En [Lee y Bu gess, 2003] se ap oxima la unción de ans e encia usando la se ie de
Taylo sob e una FPGA. Se empleó a i mé ica de pun o ijo y se desc ibió con VHDL.
Los au o es p esen an el e ec o del núme o de bi s sob e el á ea ocupada y el e a do;
pe o no p esen an el e ec o sob e la po encia consumida.
O os au o es, como [Manjuna h y Gu umu hy, 2003], plan ean el diseño de una
NN sob e una ma iz analógica p og amable po el diseñado (FPAA, Field
P og ammable Analog A ay). Pa a la unción de ans e encia se p opone un ci cui o
con ampli icado ope acional. Es e abajo no p esen a es imaciones de á ea,
elocidad o consumo de po encia.
En [Tommiska, 2003] se es udian implemen aciones e icien es de la unción de
ans e encia sigmoidea usando a i mé ica de pun o ijo. El au o diseñó di e en es
o mas de la ap oximación lineal po amos, ap oximación po amos con polinomios
de segundo o den, usando ci cui os combinacionales y LUT. Los diseños se
desc ibie on con VHDL. En es a apo ación se es ima el á ea y la elocidad de los
di e en es diseños, pe o no se es imó la po encia. La uncionalidad de las
implemen aciones se analizó con el e o máximo y el alo medio del e o absolu o.
El au o p opuso la ó mula 1.1 como ac o de calidad, en ella se mezcla la
uncionalidad con las p es aciones ísicas. Es e ac o de calidad, aunque álido,
compa a sis emas con di e en e e o en la ep esen ación; además no incluye la
po encia. Se ía mejo compa a las p es aciones ísicas (á ea, elocidad y po encia) en
sis emas de simila uncionalidad.
Q=
max
Á ea·E o máximo·E o medio (1.1)
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En [Zhu y Su on, 2003] se hace una e isión de la úl ima década en el diseño de
NN sob e FPGA. En es e abajo los au o es inciden que en el u u o se debe op imiza
la p ecisión bina ia; además, debe á usa se mé odos de diseños ap opiados pa a
compa a di e en es implemen aciones.
Se ap oximó la unción sigmoidea y su p ime a de i ada en [Bas e e xea e al.,
2004]. Es o se hizo con una ap oximación po amos lineales y un algo i mo i e a i o.
Se implemen ó con VHDL en a i mé ica de pun o ijo. Los au o es dan el e o del
sis ema en unción de los pa áme os del algo i mo usado; pe o no dan las
p es aciones ísicas de á ea, elocidad o po encia.
Los au o es [Dias e al., 2004] e isa on los ci cui os in eg ados especí icos que se
endían has a ese año como NN. Es os enían una u ilidad es ingida po las
limi aciones en su a qui ec u a. Po un lado, apa ece limi ado el núme o de neu onas,
de en adas, y de salidas; po o o, la esolución bina ia usada es ija.
En [Oh y Jung, 2004] se implemen ó una NN sob e una Unidad de P ocesamien o
G á ico (GPU, G aphics P ocessing Uni ). Los au o es hacen uso de las ope aciones con
ma ices, p incipalmen e la mul iplicación. En es e desa ollo se compa a la elocidad
ob enida con la GPU en e a una unidad cen al de p ocesamien o (CPU, Cen al
P ocessing Uni ), el diseño en la GPU esul ó se unas 20 eces más ápido. Con iene
eco da que las GPU son disposi i os que usan a i mé ica en pun o lo an e.
El diseño de un ecualizado sob e FPGA se expone en [Yen e al., 2004]. Se
p oba on dos a qui ec u as: una sola neu ona y una con igu ación con solo las capas
de en ada y salida. Se diseñó pa a una señal digi al modulada en ase de cua o
símbolos. Los au o es analiza on la asa de e o de símbolo en e a la elación señal a
uido (SNR, Signal o Noise Rela ion), y en e al núme o de bi s usado. Se usó
a i mé ica de pun o ijo y las unciones de ans e encia se diseña on usando una LUT.
El sis ema se desc ibió usando el lenguaje de desc ipción ha dwa e Ve ilog. Los
au o es mues an es imaciones de á ea y e a do; pe o no de po encia consumida. Los
ci cui os incluyen el en enamien o online.
En el abajo in de g ado de [Lange, 2005] se bosquejan di e en es a qui ec u as
pa a las NN según el ni el de secuenciamien o en el cálculo. Se plan ea: la NN
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o almen e pa alelizada, una NN donde pa a cada neu ona se dedica un mul iplicado -
acumulado (MAC, Mul iplie -Accumula o ), un MAC po capa y un solo MAC pa a oda
la NN. El au o inalmen e elige la solución de un MAC po capa. Se usó a i mé ica de
pun o ijo; pe o no se es udió el e ec o del núme o de bi s, se es ableció el núme o de
bi s siguiendo una es a egia conse ado a. Las unciones de ans e encia se
diseña on median e LUT. Pa a el diseño se usó una he amien a au omá ica que
gene a el código VHDL. El au o da es imaciones de á ea y elocidad; pe o no de
po encia consumida.
En [Chen e al., 2006] se p opone el diseño de la unción sigmoidea usando el
algo i mo CORDIC (Coo dina e Ro a ion Digi al Compu e ). Se usó a i mé ica de pun o
lo an e con 32 bi s de en ada y 64 de salida. Pa a el diseño se usó VHDL. Los au o es
es ima on la elocidad, pe o no el á ea ni la po encia consumida.
Una NN se diseñó en [Dong e al., 2006] usando a ias FPAA. La unción de
ans e encia se ap oximó po amos lineales. Los au o es es ima on la elocidad y el
á ea ocupada, pe o no la po encia consumida.
Los au o es en [La kin e .al, 2006] gene a on la unción de ac i ación usando
ap oximaciones polinómicas po amos usando a i mé ica en pun o ijo. Como
o ma o de la en ada se usó cua o bi s pa a la pa e en e a y diez pa a la pa e
decimal. Igualmen e pa a la salida se usa on dos bi s pa a la pa e en e a y diez pa a la
pa e decimal. Se diseñó la p opues a usando Ve ilog, y se compiló el diseño pa a un
ci cui o in eg ado de aplicación especí ica (ASIC, Applica ion Speci ic In eg a ed Ci cui )
y una FPGA. Los au o es ex aje on las p es aciones en á ea, elocidad y po encia
consumida.
En [Fe ei a e al., 2007] se p esen ó un mé odo de diseño pa a una NN en
a i mé ica de pun o lo an e usando VHDL. Las unciones de ans e encia se
ap oxima on po amos lineales. Los au o es dan el á ea ocupada, pe o no la po encia
ni la máxima elocidad del ci cui o.
En la apo ación de [Hima a hi e al., 2007] se diseñó la capa de mayo amaño de
una NN; es deci , la que enía el mayo núme o de neu onas. Es a capa se usa
ecu si amen e pa a compu a las salidas de odas las capas. Se usó a i mé ica de
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pun o ijo, no se es udió el e ec o del núme o de bi s po que se usa on can idades
p e ijadas. Las unciones de ans e encia se implemen a on usando LUT. El sis ema se
diseñó con el lenguaje Ve ilog. Los au o es es ima on el á ea ocupada y la elocidad,
pe o no la po encia.
En [Mish a e al., 2007] se diseñó una neu ona en a i mé ica de pun o ijo, pe o no
se es udió el e ec o del núme o de bi s. La unción de ans e encia se ap oximó po
amos lineales. El sis ema se desc ibió usando VHDL. Los au o es no mues an
es imación de á ea, po encia o elocidad.
Se implemen ó una NN pa a econocimien o de pos u as de la mano en [Oniga e
al., 2007]. Se diseñó con Sys em Gene a o de Xilinx usando a i mé ica de pun o ijo.
En es e caso el diseño de las unciones de ans e encia es i ial, se usa on unciones
iden idad y compe i i a. Los au o es no dan es imaciones de á ea, elocidad ni
po encia.
En [Sa ich e al., 2007] se compa an implemen aciones de NN usando pun o ijo y
pun o lo an e. Los au o es llegan a la conclusión, de que pa a la misma uncionalidad,
el diseño en pun o ijo mejo a las p es aciones de á ea y elocidad. La unción de
ans e encia se ap oximó po amos lineales. Los diseños se ealiza on usando VHDL.
No se da es imaciones de la po encia consumida.
Se implemen ó una NN pa a p ocesado de imagen en [Ho e al., 2008] usando una
GPU. La unción de ans e encia usada e a lineal en el amo cen al y sa u ada en los
ex emos. Se usó el lenguaje C++ pa a su diseño. El diseño en la GPU es en e 8 y 17
eces más ápido que el de una CPU.
Los au o es [Lin y Wang, 2008] diseña on po amos lineales la unción angen e
hipe bólica. Se diseñó en o ma de esquemá ico con a i mé ica de pun o ijo. Se
hicie on es imaciones de á ea y elocidad, pe o no de po encia.
En [Og enci, 2008] se plan ea una me odología de diseño pa a una NN. Se diseñó
en pun o ijo con VHDL. El au o da es imación de á ea y elocidad, pe o no de
po encia.
Una NN, de una o dos capas, se diseñó en [Oniga e al., 2008]. Los au o es no
indican cuál es la unción de ans e encia usada. Se diseñó con Sys em Gene a o de
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
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po que algunas incluyen ac ualmen e a ios miles de mul iplicado es. En es a esis se
ha á én asis en las NN o almen e pa alelizadas.
La pa e c í ica de la implemen ación de las NN lo cons i uye la unción de
ans e encia, ípicamen e no lineal. Es as unciones suelen inclui exponen es y
di isiones, ope aciones de cos osa ealización; po ello se suele ecu i a una
implemen ación ap oximada. Exis en pa a es o di e en es écnicas. La es a egia con
meno e a do es almacena mues as de la unción en una memo ia; o sea, el uso de
LUT. Po eso en la a qui ec u a plan eada se usa án LUT, aunque como incon enien e
cabe des aca que iene una al a ocupación de ecu sos ha dwa e. No obs an e, en
ocasiones se ecu i á a unciones de ans e encia lineales po amos; si con es as
unciones se alcanzan la uncionalidad, en onces se pe mi e mejo a el á ea, la
elocidad y el consumo de po encia.
T as un es udio de las di e en es he amien as de diseño se op ó po un mé odo
sob e Simulink de Ma lab. Es o pe mi i á una desc ipción ápida y lexible. Además
acili a á la simulación del sis ema; has a el pun o de comp oba su o al
uncionalidad. Finalmen e se indica án las p es aciones ísicas conseguidas en los
diseños: á ea, elocidad y po encia.
Pa a p oba el mé odo se diseña án NN que unciona án sob e di e en es
escena ios. Un escena io es la clasi icación de la palme a pejibaye a endiendo a
ma cado es molecula es de ácido desoxi ibonucleico (DNA, Deoxy ibonucleic acid).
Es a base de da os p o iene de Cos a Rica. También se usa á una NN pa a clasi ica
pulsos de elec oca diog ama (ECG, Elec oca diog am), la base de da os es á omada
del Hospi al Be h Is ael del Ins i u o Tecnológico de Massachuse s (MIT-BIH,
Massachuse s Ins i u e o Technology-Be h Is ael Hospi al). En una e ce a si uación se
usó una NN pa a p edeci empe a u a. La base de da os disponible en es e caso
p o iene ambién de Cos a Rica. Finalmen e, se p esen a una me odología de diseño
pa a una NN uncionando como ecualizado de una señal digi al bina ia unipola en
p esencia de uido. En es e caso la base de da os es sin é ica.
Pa a cada escena io, en una p ime a ase, se ealiza el en enamien o y es eo,
como indica la igu a 1.2. Es o cons i uye el modelado del sis ema en pun o lo an e.
En es a e apa se ija la a qui ec u a de la NN. Si no se ob iene la uncionalidad

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eque ida de een ena el sis ema o se cambia la a qui ec u a. Cuando se alcanza la
uncionalidad necesa ia se ob iene la egla de o o. La egla de o o consis e en la
a qui ec u a de la NN y los alo es de los coe icien es ob enidos en el en enamien o.
Figu a 1.2. Modelado del sis ema en pun o lo an e.
Una ez ob enida la egla de o o la NN es á o almen e especi icada. El obje i o de
la segunda e apa es consegui el diseño del ci cui o en pun o ijo. Pa a ello, según la
igu a 1.3, se usa un en o no g á ico sob e Simulink de Ma lab. Los bloques de Simulink
quedan especi icados con nomb es de a iables, en e ellos los nomb es de los
coe icien es de la NN. Con un p og ama de Ma lab se ija el núme o de bi s pa a la
ep esen ación de los coe icien es; es o se hace eniendo como en ada los alo es en
pun o lo an e de la egla de o o y un e o máximo pe mi ido en la ep esen ación. El
obje i o es de e mina el mínimo núme o de bi s que man iene la uncionalidad de la
NN; lo que minimiza el á ea y el consumo de po encia, y maximiza la elocidad.
Una ez que se ha ijado el núme o de bi s es posible comp oba la comple a
uncionalidad de la NN. Los bloques ci cui ales usados en Simulink ienen un bajo ni el
de de alle, es o pe mi e simulaciones muy ápidas; po con a, la es imación de á ea es
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
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ap oximada, y no se ob iene es imaciones de elocidad ni de po encia consumida. Una
ez ga an izada la uncionalidad se compila el diseño, ob eniendo la desc ipción en un
HDL pa a la he amien a es ánda de la FPGA. En es e úl imo en o no se iene un al o
ni el de de alle de los ci cui os. Es o pe mi e hace es imaciones p ecisas de á ea,
elocidad y po encia. Es as simulaciones son len as, e imposibili an comp oba la o al
uncionalidad, a menos que el diseño sea sencillo.
Figu a 1.3. Modelado del sis ema en pun o ijo.
1.5 Con ibuciones y esul ados
Du an e el desa ollo de la p esen e esis se han conseguido di e en es
con ibuciones que se exponen en la abla 1.3. Se puede a i ma que se han ealizado
apo aciones me odológicas pa a el diseño de NN sob e disposi i os digi ales
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p og amables; odo es o pa a di e en es escena ios con bases de da os de dis in a
na u aleza. En la igu a 1.4 se obse a las apo aciones anuales.
Tabla 1.3. Con ibuciones alcanzadas du an e el desa ollo de es a esis.
Publicaciones Can idad Re e encias
Con JCR 2 [Pé ez e al., 2013]
[Vásquez e al., 2013]
Sin JCR 2 [Pé ez e al., 2009a]
[T a ieso e al., 2013a]
Capí ulos de lib os 2 [Pé ez e al., 2011b]
[del Pozo e al., 2012]
Cong esos in e nacionales 9
[Pé ez e al., 2009b]
[Pé ez e al., 2011c]
[Pé ez e al., 2011d]
[Ticay e al., 2011]
[Vásquez e al., 2012]
[Vázquez e al., 2012]
[T a ieso e al., 2013b]
[Pé ez e al., 2014a]
[Pé ez e al., 2014b]
Cong esos nacionales 3
[Pé ez e al., 2009c]
[Pé ez e al., 2011a]
[Alonso e al., 2013]
Figu a 1.4. To al de apo aciones anuales.
A con inuación se desc iben las p incipales apo aciones siguiendo la e olución
empo al. En [Pé ez e al., 2011c] los au o es diseña on un NN pa a clasi ica especies
de la palme a Pejibaye en unción de ma cado es molecula es. Se usó a i mé ica de
pun o ijo y la unción de ans e encia se diseñó usando una LUT. El sis ema se
desc ibió sob e Simulink de Ma lab, usando Sys em Gene a o de Xilinx. Los au o es
es ima on el á ea, la po encia y la elocidad del sis ema.
2007 2008 2009 2010 2011 2012 2013 2014 2015
0
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Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 21
Una NN se usó en [Vázquez e al., 2012; T a ieso e al., 2013a; T a ieso e al.,
2013b] pa a disc imina pulsos de elec oca diog ama y de ec a es e ipo de
pa ologías. Básicamen e el mé odo y el diseño de la NN coincide con [Pé ez e al.,
2011c], con la sal edad de que se hace un p ep ocesamien o p e io usando la
ans o mada disc e a Wa ele (DWT, Disc e e Wa ele T ans o m) y los da os son
no malizados.
Una NN se usó en [Pé ez e al., 2011d; Vásquez e al., 2012; Vásquez e al., 2013]
pa a p edicción de empe a u a, en la en ada se incluyó una ed de células de e a do
en cascada; cons i uyendo una ed neu onal con línea de e a do (TDNN, Time Delay
Neu al Ne wo k). En es e abajo se expusie on las p es aciones ísicas log adas. Pa a
alcanza la uncionalidad se u o en cuen a el alo medio del e o en alo absolu o.
Los au o es en [Pé ez e al., 2013] exponen una me odología de diseño de un
ecualizado pa a una señal bina ia unipola sin e o no a ce o (NRZ, Non Re u n o
Ze o) en p esencia de uido Gaussiano blanco adi i o (AWGN, Addi i e Whi e Gaussian
Noise). Pa a ello se usó una TDNN empleando a i mé ica de pun o ijo y op imizando el
núme o de bi s en los di e en es pun os del sis ema. El diseño de las unciones de
ans e encia se simpli icó, las p es aciones se alcanza on con la unción iden idad y la
unción lineal en el amo cen al con sa u ación en los ex emos. Pa a el diseño se usó
Sys em Gene a o de Xilinx sob e Simulink de Ma lab. Se hicie on es imaciones de
á ea, po encia consumida y de la máxima asa de mues as sopo able en la en ada.
En [Pé ez e al., 2014a] se p esen ó el mé odo de diseño de NN sob e Sys em
Gene a o comp obado en los cua o escena ios mencionados an e io men e: palme a
pejibaye, pulsos elec oca diog á icos, p edicción de empe a u a y ecualizado pa a
señal bina ia. En odos se usó a i mé ica de pun o ijo. En los dos úl imos escena ios se
añade una línea de e a do pa a c ea una TDNN; es a nue a a qui ec u a ac úa como
un p edic o . En los es p ime os casos se usa on unciones sigmoides ap oximadas
con LUT. En el ecualizado se consiguió simpli ica la implemen ación de las unciones
al usa la unción iden idad y la unción lineal en el amo cen al con sa u ación en los
ex emos. En odos los casos se ealizó en enamien o o line y se ob u ie on las
p es aciones de á ea, elocidad y po encia consumida.
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
22
Los mé odos de diseño pa a disposi i os digi ales p og amables po el diseñado
se epasa on en [Pé ez e al., 2014b] y se expusie on en un cong eso sob e inno ación
educa i a; además, en ese abajo se hicie on p opues as al G ado en Ingenie ía en
Tecnologías de la Telecomunicación y al Más e Uni e si a io en Ingenie ía de
Telecomunicación de la Uni e sidad de Las Palmas de G an Cana ia.
A con inuación se mues as o os mé i os ob enidos du an e el desa ollo de es a
línea de abajo.
• Pa icipación en P oyec os de In es igación, se mues an en la abla 1.4.
• Concesión de un sexenio de in es igación pa a los años e aluados: 2004, 2005,
2006, 2011, 2012 y 2013. Concedido po la Comisión Nacional E aluado a de la
Ac i idad In es igado a.
• Cha la in i ada: “CARDIODETECT. De ección y clasi icación de a i mias en iempo
eal” en las “Jo nadas de Inno ación de A ención Sani a ia con las TIC”.
Celeb adas en el año 2010 en San a C uz de Tene i e y o ganizadas po la Cá ed a
de Tele ónica de la Uni e sidad de Las Palmas de G an Cana ia.
• Colabo ación en cong esos in e nacionales:
 Re iso en la In e na ional Con e ence on ReCon igu able and FPGAs
(Recon ig 2011), Cancún, México.
 Mode ado y miemb o del comi é o ganizado en la In e na ional
Con e ence on NoLinea Speech P ocessing (NoLISP 2011), Las Palmas de
G an Cana ia, España.
 Miemb o del comi é o ganizado en el 2
nd Wo kshop on Bioinspi ed
In elligence (WOBI 2012), San José, Cos a Rica.
 Miemb o del comi é o ganizado en el 3
d In e na ional Con e ence and
Wo kshop on Bioinspi ed In elligence (IWOBI 2014), Libe ia, Cos a Rica.
 Miemb o del comi é o ganizado en las I Jo nadas Ibe oame icanas de
Inno ación Educa i a en el ámbi o de las TIC (InnoEducaTIC 2014), Las
Palmas de G an Cana ia, España.
 Miemb o del comi é o ganizado en el 4 h In e na ional Wo k Con e ence
on Bioinspi ed In elligence (IWOBI 2015), San Sebas ián, España.

Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 23
 Miemb o del comi é o ganizado en las II Jo nadas Ibe oame icanas de
Inno ación Educa i a en el ámbi o de las TIC (InnoEducaTIC 2015), Las
Palmas de G an Cana ia, España.
Tabla 1.4. Pa icipación en P oyec os de In es igación.
NOMBRE In es igación, desa ollo e inno ación en imágenes en el in a ojo ce cano
y lejano (de 900 nm a 1700 nm) inculadas a aplicaciones en biome ía
In es igado P incipal Ca los M. T a ieso González
Cuan ía 15.245,93 €
En idad inanciado a Gobie no Au ónomo de Cana ias
En idades
pa icipan es Uni e sidad de Las Palmas de G an Cana ia
Inicio 2007
Du ación 1 año
NOMBRE Labo a o io de Sis emas y Au óma as In eligen es en Biodi e sida
d
Re e encia D/027406/09, anualidad 2010; D/033858/10, anualidad 2011;
A1/039531/11, anualidad 2012
In es igado P incipal Ca los M. T a ieso González
Cuan ía 515.372 €
En idad inanciado a Agencia Española pa a la Coope ación In e nacional y el desa ollo de
l
Minis e io de Asun os Ex e io es y Coope ación del Gobie no de España
En idades
pa icipan es Uni e sidad de Las Palmas de G an Cana ia, Uni e sidad de Cos a Rica
Inicio 201
0
Du ación 3 años
NOMBRE Me odología de la e aluación acús ica del sis ema onado
In es igado P incipal Jesús B. Alonso He nández
Cuan ía 6.000 €
En idad inanciado a Inno a Cana ias 2020, G upo Sedicana y Clubes de Leones de G an Cana ia
En idades
pa icipan es Uni e sidad de Las Palmas de G an Cana ia
Inicio 201
0
Du ación 1 año
NOMBRE e-VOICE :
S
is ema de E aluación Remo a del Sis ema Fonado
In es igado P incipal Jesús B. Alonso He nández
Cuan ía 10.100 €
En idad inanciado a Cá ed a Tele ónica
En idades
pa icipan es Uni e sidad de Las Palmas de G an Cana ia
Inicio 2012
Du ación 1 año
NOMBRE
S
ín esis de mues as biomé icas pa a aplicaciones de salud y segu ida
d
Re e encia TEC2012-38630-C04-02
In es igado P incipal Miguel Á. Fe e Balles e
Cuan ía 65.988 €
En idad inanciado a Minis e io de Ciencia y Compe i i idad del Gobie no de España
En idades
pa icipan es Uni e sidad de Las Palmas de G an Cana ia
Inicio 2013
Du ación 3 años
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
24
• Colabo ación en cong esos nacionales.
 Re iso y mode ado en las XI Jo nadas de Compu ación Recon igu able y
Aplicaciones (JCRA 2011), San C is óbal de La Laguna.
 Miemb o del comi é o ganizado en las VI Jo nadas de Reconocimien o
Biomé ico de Pe sonas (JRBP 2012), Las Palmas de G an Cana ia.
 Miemb o del comi é o ganizado en las I Jo nadas Mul idisciplina es de
Usua ios de la Voz, el Habla y el Can o (JVHC 2013), Las Palmas de G an
Cana ia.
• Re iso en la e is a in e nacional Ad ances in Resea ch (ISSN: 2348-0394), de
SCIENCEDOMAIN in e na ional en el año 2014.
• Es ancia en la Escuela de Ciencias de la Compu ación e In o má ica de la
Uni e sidad de Cos a Rica, del 3 al 19 de junio de 2010, con ca go al p oyec o
inanciado po la Agencia Española de Coope ación In e nacional i ulado
“Labo a o io de Sis emas y Au óma as In eligen es en Biodi e sidad”.
• Se ci ó la apo ación [Pé ez e al., 2009a] en la esis doc o al Synch oniza ion
Algo i hms and A chi ec u es o Wi eless OFDM Sys ems de la Uni e sidad de
Newcas le, Reino Unido, [Younis, 2012].
• Se han desa ollado los T abajos Fin de Tí ulo de la abla 1.5.
Tabla 1.5. T abajos Fin de Tí ulo desa ollados.
T abajos Fin de Tí ulo Can idad Re e encias
P oyec os Final de Ca e a 2 [Vázquez, 2011]
[Ta apuez, 2015]
T abajos Fin de Mas e 2 [Chadnani, 2014]
[Oso io, 2014]
1.6 Es uc u a de la memo ia
La memo ia de es a esis se es uc u a en cinco capí ulos con los con enidos que
se indican a con inuación. Además se incluye una lis a de igu as, una lis a de ablas,
una lis a de ac ónimos y las e e encias bibliog á icas.
En el capí ulo 1 se ealiza la in oducción de la esis. En es e capí ulo se expone la
mo i ación y jus i icación pa a su ealización. Igualmen e se de allan los an eceden es
y el es ado del a e del ema a a a . Pos e io men e se indican los obje i os de es a
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 25
esis y la me odología pa a alcanza los. Po úl imo, se mues an las con ibuciones y
esul ados alcanzados du an e su ealización.
El capí ulo 2 analiza el p oblema de la implemen ación de NN pa a unciona en
iempo eal. En p incipio se analizan los ipos posibles de a i mé ica bina ia y se de ine
el concep o de egla de o o. Pos e io men e se exponen las ecnologías disponibles y
los mé odos de diseño pa a FPGA. Además, se analizan los pa áme os de los
di e en es mé odos de diseño y se in oduce el concep o de ac o de calidad de un
diseño. Finalmen e se exponen he ejías me odológicas; o dicho de o a o ma, como
no debe lle a se a cabo el p oceso.
En el capí ulo 3 se a a el esquema gene al de la me odología expe imen al, se
exponen los escena ios y las bases de da os usadas. También se desc iben los
p oblemas del modelado en pun o lo an e y en pun o ijo. Además, se desc ibe el lujo
de diseño es ánda pa a FPGA y las cualidades que debe ene la he amien a elegida y
el lujo de diseño usado. Finalmen e, se exponen de o ma esumida las he amien as
de Xilinx y Al e a que uncionan sob e Simulink de Ma lab.
El capí ulo 4, pa a cada uno de escena ios desc i os en el capí ulo 3, mues a los
expe imen os ealizados y los esul ados ob enidos. Es o consis e en la e isión del
modelado en pun o lo an e, la desc ipción de la egla de o o, y la implemen ación en
pun o ijo en la FPGA con las he amien as elegidas; en cada escena io se analizan los
esul ados. Finalmen e se ealiza una compa ación con el es ado del a e.
Finalmen e, en el capí ulo 5 se exponen las conclusiones y las posibles líneas
u u as. En el anexo se expone en de alle el modelado en pun o ijo del úl imo
escena io. El documen o inaliza con la bibliog a ía.
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 33
en ena, se ob iene un conjun o dis in o de alo es de los coe icien es, se debe elegi
uno que cumpla con las p es aciones del clasi icado ; po ejemplo la asa de acie o.
Una ez que ha inalizado el en enamien o se ealizada el es eo de la NN. Es o
consis e en in oduci un conjun o de da os no usados en el en enamien o pa a
comp oba el alo de las salidas. En gene al las NN con es capas consiguen alcanza
la uncionalidad necesa ia en la mayo ía de las aplicaciones. En esumen, debe
dispone se de una base de da os, de la que una pa e se usa pa a el en enamien o y
o a pa a el es eo. En es e caso se dice que el en enamien o es supe isado, po que
pa a cada combinación en la en ada se indica la salida deseada. En es a esis se usa
es e ipo de en enamien o.
También las NN pueden usa se pa a ag upamien o (clus e ing) de los pa ones de
en ada [Duda e al., 2001]. En es e caso el en enamien o es no supe isado, no se
indica la salida pa a cada en ada. Es la NN la enca gada de ag upa y di e encia las
en adas. Además las NN se usan pa a: p edicción de se ies empo ales (p edicción
climá ica, ecualización de señales, e c.) [Conno e al., 1994], ap oximación de
unciones [Wu y E , 2000], op imización [Na end a y Pa hasa a hy, 1991], como
memo ia asocia i a [Cao, 2003] y en con ol de p ocesos [Ri als y Pe sonnaz, 2000].
2.2 La a iabilidad en el diseño de las edes neu onales
Cuando se p e ende usa una NN pa a soluciona un p oblema, han de oma se
muchas decisiones. Es as decisiones se basan en la expe iencia del diseñado o en un
p oceso de p ueba y e o . An es que nada, debe elegi se el ipo de NN: sin
ealimen ación, ecu en e, e c.
Fijada la a qui ec u a, supóngase el ipo pe cep ón mul icapa, debe ija se el
núme o de capas y el núme o de neu onas en cada capa. El núme o de en adas iene
dado po las condiciones del p oblema o ijadas as el p oceso de pa ame ización,
pe o di e en es pa ame izaciones pueden ene dis in as p es aciones sob e dis in as
a qui ec u as. Es as p es aciones se e ie en a la can idad de cálculo eque ido y a la
asa de acie o. El núme o de salidas iene dado po el p oblema que se quie e
soluciona . Pa a el caso de un clasi icado , se puede ac i a una salida po clase o

Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
34
asigna a cada clase una codi icación de las salidas; lo úl imo uel e a ene e ec o
sob e las p es aciones del clasi icado . Toda ía queda elegi el ipo de unción de
ans e encia pa a cada capa, supues a igual pa a odas las neu onas de una misma
capa. El ipo de unción iene igualmen e e ec o en las p es aciones del clasi icado . Si
la NN uese ecu en e cabe decidi qué señales se ealimen an y a qué neu onas, es o
uel e a a ec a a las p es aciones.
En cuan o a la base de da os al a ía decidi qué pa e se usa pa a el
en enamien o y cuál pa a es eo. Además, debe elegi se el algo i mo de
en enamien o y sus pa áme os: alo es iniciales, e o , c i e io de pa ada, e c. El ipo
de en enamien o in e ac úa, y se compo a de o ma dis in a, dependiendo de la
a qui ec u a elegida. En esumen, apa ecen una se ie de decisiones que a un p o ano
en el ema le puede hace desis i de soluciona el p oblema median e una NN.
Suponiendo que se ha conseguido da con una solución sa is ac o ia, que no
necesa iamen e óp ima, oda ía pueden queda se ios incon enien es que se
desc iben en los apa ados siguien es.
2.3 Los ipos de a i mé ica bina ia
Pa a calcula las salidas de la igu a 2.4 se p ecisan ealiza R1·S1+S1·S2
mul iplicaciones y sumas, además hay que añadi el cos e compu acional de las
unciones de ans e encia. El cálculo eque ido pa a las unciones de ans e encia
puede se muy ele ado, dependiendo de la o ma de implemen ación. Si la asa de
e en os que p ocesa la NN es su icien emen e pequeña en onces el cálculo puede
esidi en un o denado pe sonal o sis ema mic op ocesado . Pe o si la asa es al a,
en onces la elocidad de espues a puede se len a, habiendo que ecu i a
pla a o mas más ápidas. También se puede ecu i a o os mé odos de
implemen ación, que no sea sob e un o denado pe sonal, si se quie e disminui el
olumen del p o o ipo o el consumo de ene gía.
Las NN pueden diseña se con cualquie lenguaje de al o ni el, donde los
algo i mos se desa ollan en a i mé ica de pun o lo an e. Po ejemplo, se usa
ex ensamen e el en o no Ma lab [Raida, 2002; S ik e al., 2005]. El lenguaje de al o
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 35
ni el puede se in e p e ado, que no necesi a iempo de compilación, pe o p esen a
un e a do ela i amen e g ande en la ejecución. Po o o lado puede se compilado y
aducido al lenguaje ensamblado del mic op ocesado , lo que supone una mejo a en
el iempo de ejecución.
En la a i mé ica de pun o lo an e, el ango y la p ecisión se pueden ajus a con el
núme o de bi s del exponen e y la man isa. Es posible ob ene un amplio ango y g an
p ecisión en es e ipo de ep esen ación [Gokhale y G aham, 2005]. Pe o las
ope aciones con pun o lo an e necesi an muchos ecu sos ha dwa e y son muy
cos osas compu acionalmen e; además, gas an g an can idad de po encia y necesi an
un núme o ele ado núme o de ciclos de eloj [Belano ic y Leese , 2002; Belano ic,
2002]. Po o o lado, la a i mé ica en pun o ijo necesi a menos ecu sos ha dwa e,
pe o el ango y la p ecisión solo pueden mejo a se a cons a de aumen a el núme o de
bi s; si se man iene cons an e el núme o de bi s la mejo a de uno de ellos hace que el
o o empeo e [Hauck y Dehon, 2008]. Es posible usa en la mayo ía de las aplicaciones
la a i mé ica de pun o ijo, cuando se conoce a p io i el ango en ampli ud de las
señales o puede de e mina se po mé odos es adís icos [Hauck y Dehon, 2008].
Dada la complejidad de implemen a ope aciones de pun o lo an e es habi ual
ecu i a la a i mé ica de pun o ijo. En pa icula la a i mé ica usada se á de pun o
ijo en complemen o a dos, es o se debe a la mejo a que p esen a en las ope aciones
en e al complemen o a uno. Dicho de o a o ma, an es de op a po la
implemen ación en pun o lo an e en un disposi i o elec ónico, es con enien e
e alua las p es aciones de la solución en pun o ijo. El núme o de bi s usado en pun o
ijo en cada pun o del lujo de da os depende á de ango y la esolución eque ida. Si
el núme o de bi s es excesi o se es á aumen ando los ecu sos lógicos, la po encia
consumida y el e a do, sin que el sis ema aumen e de o ma signi ica i a su calidad.
Po el con a io, si se disminuye el núme o de bi s, el compo amien o del sis ema se
puede de e io a po el aumen o del e o de cuan i icación.
El Ins i u o de Ingenie os Eléc icos y Elec ónicos (IEEE, Ins i u e o Elec ical and
Elec onics Enginee s) de ine un es ánda pa a pun o lo an e [IEEE S d 754, 2008].
Es e es ánda de ine el o ma o bina io con ep esen aciones de 32, 64, y 128 bi s; es
deci , 4, 8 y 16 oc e os espec i amen e. Es a can idad de bi s es eno me, la mayo ía
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
36
de las aplicaciones pueden ope a en pun o ijo con muchos menos bi s, con el aho o
que es o supone. Es e es ánda ambién de ine el o ma o decimal, es á pensado pa a
la ejecución en p ocesado es en pun o lo an e; de hecho es á pa ocinado po el
Mic op ocesso S anda ds Commi ee. Es e es ánda de ine: los o ma os de
ep esen ación, a ibu os y edondeos, las ope aciones, los núme os no calculables
(NaN, No a Numbe ), el ce o, el in ini o, e c. Puede usa se un o ma o no es ánda
pa a pun o lo an e [Belano ic, 2002], pe o es o obliga a de ini un es ánda p opio,
cosa que es muy cos osa.
2.3.1 Paso del modelo de pun o lo an e a pun o ijo: la egla de o o
La elección del núme o de bi s es un pa áme o que debe op imiza se compa ando
la uncionalidad del sis ema de pun o ijo con el sis ema de pun o lo an e. Po an o,
es con enien e diseña p e iamen e el sis ema en pun o lo an e con un lenguaje de
al o ni el. Una ez que se enga el algo i mo de inido en pun o lo an e se dice que se
iene la “ egla de o o”, lo que Xilinx llama golden ule [AccelDSP, 2008] y o os au o es
golden e e ence [Meeus e al., 2012]. La egla de o o incluye la a qui ec u a, el alo
de los coe icien es y la uncionalidad del algo i mo. Po ejemplo si se a ase de un
il o incluye su a qui ec u a, el alo de los coe icien es y la espues a en ecuencia. Si
se a a de una NN incluye: el ipo y a qui ec u a de la NN, el alo de los coe icien es,
el ipo de unción de ans e encia usada en cada neu ona y el esul ado del es eo
ob enido.
Al desa olla la implemen ación en pun o ijo debe oma se como e e encia la
egla de o o ( igu a 2.6). En la implemen ación en pun o ijo debe man ene se la
a qui ec u a y los alo es de los coe icien es. En el lujo de da os se debe busca el
mínimo núme o de bi s en pun o ijo que pe mi e alcanza la uncionalidad de la egla
de o o.
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Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
38
usa se una unidad de p ocesamien o g á ico (GPU, G aphics P ocessing Uni ), que es
un cop ocesado que usa a i mé ica en coma lo an e especializado en el
p ocesamien o de imágenes [Ho e al., 2008; Oh y Jung, 2004]. Las GPU ienen mayo
capacidad de p ocesamien o que las CPU, es o se debe a que cuen a con mul i ud de
unidades a i mé icas y lógicas.
Finalmen e, se pueden usa ma ices de pue as digi ales p og amables po el
diseñado (FPGA, Field P og ammable Ga e A ay). Un esquema ípico de FPGA se
mues a en la igu a 2.7. Las FPGA cons an de bloques de ci cui os lógicos, líneas de
conexión, ma ices de in e up o es y pines de en ada-salida. Los bloques de ci cui os
lógicos eciben di e en es nomb es según el ab ican e, en ellos se concen a la
capacidad de compu ación de la FPGA. La a qui ec u a in e na de los bloques lógicos
depende del ab ican e y del disposi i o. Las líneas de conexión son las enca gadas de
conec a los di e en es bloques y los pines; son la gos conduc o es que a a iesan el
in eg ado. Puede habe líneas especí icas dedicadas, po ejemplo a señales de eloj o
einicio del sis ema, que se ex iende po oda la FPGA. Las ma ices de in e up o es
conec an las líneas de conexión, es un sis ema impo an e pa a el uncionamien o de
la FPGA y en sí mismo es un ema de in es igación [Schmi y Chand a, 2005]. La mayo
pa e de los pines son de en ada-salida de señal, pe o ambién los hay exclusi os pa a
alimen ación, elojes, einicio y p og amación de la FPGA.
Figu a 2.7. A qui ec u a de una FPGA.

Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 39
Las FPGA se pueden clasi ica a endiendo a di e en es c i e ios. Uno de ellos es la
o ma en que se p og aman. Algunas FPGA no gua dan su con igu ación, es a se
almacena en una memo ia ex e na, y cada ez que se inicia el sis ema se ca ga la
con igu ación en la FPGA. Po o o lado, las hay que son capaces de almacena
in e namen e su con igu ación, aún desconec adas de la alimen ación. En e las que
almacenan su con igu ación cabe di e encia ; las que solo se pueden p og ama una
sola ez (OTP, One- ime P og ammable), sin posibilidad de ep og amación; y las
ep og amables.
Una FPGA puede queda se limi ada pa a un diseño po no ene su icien es
ci cui os lógicos, su icien e núme o de pines de en ada-salida o po ago amien o del
conexionado in e no. Po es e mo i o algunos ab ican es dan la posibilidad a las
he amien as de en ia a su se ido la in o mación es adís ica de los ecu sos usados
en los diseño. Es a in o mación se usa pa a dimensiona los ecu sos de las nue as
amilias de FPGA a los sis emas gene ados po los diseñado es.
La g an en aja de las FPGA en e a los ASIC es que son p og amables po el
diseñado , sin necesidad de se en iadas a una áb ica. Las FPGA p esen an como
en ajas: que no exis e ingenie ía no ecu en e, mínimo iempo de desa ollo,
acilidad de depu ación y e i icación, meno iempo de acceso al me cado, al o
pa alelismo de da os, amaño y o ma o de da os lexible, y pipelined lexible [Co e y
Ha ding, 2006; Max ield, 2004]. Aunque la ecuencia de eloj en las FPGA no es an
ele ada como en los DSP, con las ca ac e ís icas an e io es se consigue p ocesa un
mayo lujo de da os. Pa a pocas unidades, el p ecio de las FPGA es meno que los
elemen os ASIC, pe o mayo que los mic op ocesado es. En gene al, el consumo de
po encia en las FPGA es mayo que el caso de los ASIC, pe o meno que los
mic op ocesado es. Po odo lo an e io las FPGA son ap opiadas pa a el desa ollo de
p o o ipos cuando el lujo de da os a p ocesa es ele ado, como es el caso del
p ocesado digi al de señales. Po o o lado muchas emp esas o ecen placas de ci cui o
imp eso que incluyen la FPGA y disposi i os ex e nos. Es as placas con ienen:
con e ido es analógicos-digi ales y digi ales-analógicos, memo ias, disposi i os pa a
en ada-salida de audio y ideo, pue os de comunicaciones, e c. El uso de es as placas
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
40
e i a la ediosa a ea de su diseño y ab icación; y lo más impo an e, pe mi en la
c eación de sis emas comple os.
Cabe des aca la apa ición, a p incipio de es e siglo, de las ma ices analógicas
p og amables po el diseñado (FPAA, Field P og ammable Analog A ay). Ob iamen e,
es os disposi i os analógicos p og amables apa ecen mucho más a de que sus
homólogos digi ales po azones ecnológicas [Dong e al., 2006]. Muchos de es os
disposi i os se han desa ollado con el p opósi o especí ico de soluciona cie os
p oblemas, o os se han desa ollado con ca ác e gene al. En e es os úl imos cabe
des aca el ab ican e Anadigm, [Anadigm, 2015]. Los ab ican es de FPAA o ecen en
sus he amien as de diseño lib e ías de sis emas analógicos que se pueden con igu a
e in e conec a . Exis en dos ipos de FPAA, las que uncionan como sis emas de iempo
disc e o y las de iempo con inuo. Las p ime as se basan en écnicas de capacidades
conmu adas, las señales son mues eadas de acue do a un eloj, pe o siguen siendo
sis emas analógicos dado que las mues as no su en cuan i icación. En gene al, las
FPAA pueden usa se pa a el diseño de una NN po que pe mi en hace mul iplicaciones
po cons an es y sumas; además, incluyen bloques que son unciones de ans e encia
con igu ables. El p incipal incon enien e que p esen an es el cos e de á ea; es deci ,
solo pueden implemen a se NN pequeñas po que disponen de ecu sos muy
limi ados. Po o o lado, los sis emas FPAA p esen an mucha meno elocidad y mayo
consumo de po encia que las FPGA. El ango y esolución de ganancias de los sis emas
en las FPAA es mucho más limi ado que en las FPGA; po ejemplo, en el caso de
ampli icado es que ope an como mul iplicado es po una cons an e. Es deci , los
sis emas en las FPGA consiguen ganancias mucho más pequeñas, o más g andes, que
en las FPAA, y además con mayo esolución numé ica. Finalmen e el ango dinámico
de la ampli ud de las señales en las FPGA es mucho mayo que en las FPAA. En es e
sen ido [Selow e al., 2009] analiza las p es aciones de una FPAA en e a una FPGA
pa a algunas aplicaciones ípicas de p ocesado de señal. De odas o mas, a pesa de
los incon enien es, con iene no desca a el uso de las FPAA pa a el diseño de NN. El
mo i o es que es una solución in eg ada, econ igu able y económica; sob e odo si se
desean in eg a en sis emas analógicos ya exis en es.
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Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
42
sis ema comple o, pudiendo usa se ni eles de je a quía o sis emas ya c eados.
Ob iamen e, pa a e i a el dibujo manual de los sis emas, p on o se hizo necesa io
en o nos de diseño g á ico sob e compu ado . Es e mé odo puede usa se pa a
sis emas pequeños o bien conocidos po el diseñado , donde se pueden desc ibi
ápidamen e y son ácilmen e modi icables. Pa a es a écnica se deben elabo a , con o
sin ayuda de he amien as auxilia es, las ablas de Ka naugh de los sis emas
combinacionales y secuenciales [Floyd, 2006]. Cuando los sis emas aumen an en
amaño la elabo ación de es as ablas y ci cui os puede llega a se in iable. En es e
caso es a écnica deja de se aconsejable. Po o o lado, exis e un o ma o es ánda de
in e cambio de diseño elec ónico (EDIF, Elec onic Design In e change Fo ma )
independien e de los ab ican es [EDIF, 2000]. El o ma o EDIF puede usa se pa a el
in e cambio de esquemá icos, pe o los sis emas es án desc i os en modo de ex o.
Tan o Xilinx como Al e a pe mi en in oduci diseños en o ma o EDIF. Al e a gene a el
o ma o EDIF desde o as o mas de desc ipción de su p opio en o no. En cambio,
Xilinx solo gene a el o ma o p opio NGC (Na i e Gene ic Da abase); es o es así pa a
mejo a el endimien o del lujo de diseño y op imiza el uso de sus ci cui os. El o ma o
es ánda EDIF es de uso limi ado en el in e cambio de esquemá icos, y Xilinx obliga a
diseña los esquemá icos con su p opio edi o de ci cui os. Es o hace que un ci cui o
esquemá ico edi ado sob e una he amien a de diseño de un ab ican e de FPGA no
sea expo able a la he amien a de o o ab ican e; a menos que se gene e el o ma o
EDIF, que no siemp e es posible. En ese caso, si se cambiase de ab ican e de FPGA se
debe ediseña el sis ema en la nue a he amien a.
Finalmen e, pueden usa se he amien as de diseño de emp esas, que no son
ab ican es de FPGA. Es as desa ollan en o nos que sopo an la edición de
esquemá icos pa a di e sos ab ican es de FPGA; pe o es as he amien as no son
g a ui as [Ac i e-HDL, 2014; Synpli y P o, 2014].
2.5.2 Los lenguajes de desc ipción ha dwa e
En la década de los años ochen a, apa ecen los lenguajes de desc ipción ha dwa e
(HDL, Ha dwa e Desc ip ion Language). Es os lenguajes pe mi en desc ibi sis emas
digi ales usando ex o, cosa que acili a su diseño y modi icación. Po medio de una
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 49
En cuan o a las he amien as de diseño es ánda de Xilinx y Al e a se puede hace
una compa ación cuali a i a. La he amien a de diseño de Xilinx es adicionalmen e
más compleja y di ícil de maneja , pe o más e sá il y po en e; iene iempos de
compilación mayo es y dispone de u ilidades que pe mi en una p ecisa es imación del
consumo de po encia. Po o o lado, su equi alen e de Al e a es más ácil de maneja y
de uso in ui i o, pe o menos po en e y lexible. Cualquie p oyec o puede ealiza se
con cualquie a de los dos p incipales ab ican es, pe o se puede a i ma que Al e a es
más ap opiado pa a el uso docen e o académico; mien as que Xilinx es p e e ido en
a eas de desa ollo e in es igación.
2.5.6 O as emp esas y en o nos académicos
Exis en compañías que c ean so wa e no g a ui o que puede usa se pa a diseña
en FPGA pa a di e en es ab ican es. La emp esa Synopsys o ece la u ilidad Synpli y
en di e en es modalidades [Synpli y, 2014]. Es e en o no de diseño pe mi e elegi
en e los ab ican es de FPGA: Xilinx, Al e a, La ice, A mel, Mic osemi y Ach onix. Pa a
usa es a he amien a se necesi a paga un canon, aunque puede se usada en o ma
de e aluación. Es e sis ema, aunque más ca o, pe mi e la po abilidad del diseño pa a
los ab ican es que iene habili ado. Como se puede compila el diseño pa a cada uno
de los ab ican es es posible compa a las p es aciones; sin necesidad de usa el
en o no de cada ab ican e po sepa ado.
La compañía Na ional Ins umen s ha desa ollado LabView (Labo a o y Vi ual
Ins umen a ion Enginee ing Wo kbench) que es un en o no donde se diseña de o ma
isual y g á ica [LabView, 2015]. Pa a su uso hay que paga una licencia, aunque se
puede solici a su e aluación. Se emplea pa a diseña sis emas de ins umen ación,
con ol, p ocesado de señal y comunicaciones; admi e g an can idad de equipamien o
ex e no y pue os de en ada-salida. Es a he amien a sob epasa el diseño pa a FPGA
po que cub e una g an can idad de equipamien o de las á eas an e io es. Solo sopo a
las FPGA de Xilinx. Los diseños se pueden in oduci usando VHDL, Ve ilog y de o ma
esquemá ica. Es e ab ican e mues a como una en aja el e i a el uso de lenguajes
ipo HDL en modo de ex o; es o no es necesa iamen e una en aja, más bien puede
se un incon enien e. La desc ipción g á ica de un ci cui o puede se más di ícil de

Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
50
c ea y modi ica que su equi alen e en código HDL. Si bien el p o ano debe ap ende
el HDL elegido, ambién debe ap ende a desc ibi de o ma g á ica los ci cui os en
LabView. Se debe insis i en que la desc ipción g á ica pa a LabView no coincide con la
edición del esquemá ico, aunque se pa ece. Además el código HDL es es ánda y
po able a o os ab ican es, mien as que la desc ipción g á ica es pa icula pa a
Na ional Ins umen s, y solo álida pa a los disposi i os de Xilinx que sopo e LabView.
En onces puede se con enien e usa el so wa e de Xilinx, que puede llega a se
g a is, an o su he amien a es ánda de diseño, como su en o no g á ico de diseño
Sys em Gene a o sob e Simulink. El uso de LabView puede jus i ica se si el diseño de
la FPGA se in eg a en un sis ema mayo e in e disciplina que ap o echa las en ajas
globales de LabView. Una pa icula idad de LabView al compila el diseño de la FPGA
es pode usa un compilado : ipo local, ipo se ido o en la “nube” a a és de la ed.
En cualquie caso el compilado no hace o a cosa que usa el p opio de Xilinx, en la
úl ima o ma se e i a ene que ene ac ualizado el compilado de Xilinx, pe o una
compilación a a és de la ed puede se muy len a po la ans e encia de los iche os;
un diseño mediano puede gene a as la compilación a ios cien os de Megaby es.
Se han desa ollado muchas o as he amien as de ayuda pa a el diseño en FPGA,
algunas g a ui as y o as de pago. Las p ime as p o ienen de en o nos académicos o
g upos de in es igación, las segundas han sido gene adas po emp esas. En e las
g a ui as cabe des aca Floa ing-Poin o Fixed-Poin Toolbox pa a Ma lab
[ lp xp oolbox, 2006], que pe mi e el paso de código de pun o lo an e a pun o ijo, y
analiza las p es aciones del sis ema en e a un e o es ablecido pa a la
ep esen ación de pun o ijo. Es e Toolbox es un ejemplo de he amien a pione a en
es e campo, aunque ya es á en desuso y ha sido ampliamen e supe ado. Su página
web no se ac ualiza desde 2006.
2.5.7 Ma lab pa a FPGA
El en o no Ma lab se ha con e ido en un es ánda de hecho, an o pa a la
comunidad académica y cien í ica, como pa a la indus ia. Si bien no es g a ui a, en la
p ác ica los diseñado es disponen de ella, en e o os mo i os, po el uso de licencias
ins i ucionales. Es un en o no habi ual pa a el á ea de p ocesado digi al de la señal.
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
Uni e sidad de Las Palmas de G an Cana ia 51
P ime amen e cabe des aca Fil e Design HDL Code de Ma lab que iene la
capacidad de gene a el ha dwa e necesa io pa a el diseño de il os [Fil e Design HDL
Code , 2014]. Pe mi e ob ene la desc ipción del il o en VHDL o Ve ilog en pun o ijo,
es e código es po able a odos los ab ican es de FPGA. También gene a las señales
necesa ias de en ada pa a la simulación y e i icación del il o.
La u ilidad Fixed-Poin Designe de Ma lab pe mi e maneja ipos de da os y
he amien as pa a el desa ollo de algo i mos en pun o ijo, usando código de Ma lab,
modelos de Simulink o el edi o de diag amas de lujo S a e low [Fixed-Poin Designe ,
2014]. Es a he amien a p opone au omá icamen e el núme o de bi s y el mé odo de
edondeo, que ambién se pueden especi ica manualmen e. Las simulaciones
pe mi en obse a el e ec o del ango y la p ecisión.
En Ma lab cabe des aca la u ilidad HDL Code donde los sis emas se desc iben
usando unciones de Ma lab, modelos de Simulink o el edi o de diag amas de lujo
S a e low [HDL Code , 2014]. El código gene ado puede se en VHDL o Ve ilog, y es
o almen e po able y sin e izable; además iene un lujo de abajo in eg ado con
Al e a y Xilinx, an o pa a diseños en FPGA como en ASIC. Es a he amien a au oma iza
y acili a el lujo del diseño, pe mi e con ol de la a qui ec u a y de los e a dos
c í icos; además, da una es imación de los ecu sos ha dwa e necesa ios. Pe mi e
ambién compa a la espues a del código HDL gene ado con el modelo inicial de
Simulink. La he amien a HDL Code es ela i amen e nue a, la p ime a e sión da a
de ma zo de 2012.
Finalmen e Ma lab o ece un e i icado del diseño ealizado en VHDL o Ve ilog
[HDL Ve i ie , 2014]. Es e sis ema pe mi e comunica las señales de Ma lab con la
placa que con iene la FPGA de Al e a o Xilinx, hace unciona la FPGA en iempo eal y
compa a las señales ob enidas con las del modelo de Ma lab.
En esumen, con HDL Code y HDL Ve i ie se acili a el diseño de sis emas en FPGA
o ASIC; aco ando el iempo de la desc ipción, simulación y e i icación del sis ema.
Es o se puede hace gene ando un código po able a cualquie ab ican e; o gene ando
un código op imizado pa a disposi i os de Al e a o Xilinx. En es e úl imo caso se puede
p og ama los disposi i os desde Ma lab y ealiza la e i icación del diseño.
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
52
En es a esis se usa Sys em Gene a o , que es la he amien a de Xilinx que
unciona sob e Simulink. Finalizado el diseño con Sys em Gene a o se usó el
In eg a ed Sys em En i onmen de Xilinx, que es la he amien a es ánda pa a FPGA.
Se eligie on es as he amien as po la donación de licencias que hace Xilinx a los
en o nos académicos, po se he amien as que pe mi en el diseño ápido y lexible,
po ap o echa las en ajas de Ma lab y Simulink, po la con inuidad de es as
he amien as en la página web del ab ican e en sus di e en es e siones; y
inalmen e, po el aseso amien o y ges ión de e o es que acili a a los diseñado es a
a és de su página web.
Igualmen e se podían habe usado las he amien as equi alen es de Al e a, pe o
inicialmen e se desca a on po una se ie de e o es al ejecu a los u o iales de es e
ab ican e.
2.6 Pa áme os de los mé odos de diseño
Ya a mediados de los años no en a exis ían mul i ud de he amien as de diseño,
“O a uen e de con usión es la plé o a de he amien as disponibles hoy en día”
[Old ield y Do , 1995]. Es o pone de mani ies o la impo ancia de las he amien as y
mé odos de diseño pa a los disposi i os p og amables. Es a mul iplicidad de
he amien as se debe a la complejidad de los diseños, y la di icul ad pa a comp oba
o almen e su uncionalidad y p es aciones. De hecho, si no se usa la he amien a
ap opiada, comp oba la uncionalidad de un sis ema puede se más complicado pa a
el diseñado que el p opio diseño del sis ema.
En onces caben a ias p egun as: ¿cuál es el mejo mé odo de diseño?, ¿cómo se
pueden medi las p es aciones de un mé odo de diseño? y ¿cómo se pueden compa a
las p es aciones de di e en es mé odos de diseño?
Todos los mé odos de diseño pueden ca ac e iza se po los pa áme os que se
desc iben a con inuación. Es os pueden se i pa a con es a a las p egun as
an e io es.
El cos e económico. La he amien a puede ene un cos e económico o se
o almen e g a ui a. A eces, aun siendo la he amien a de pago, puede consegui se la
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he amien a como e sión de demos ación; du an e un pe iodo de iempo limi ado o
con p es aciones limi adas.
El pe iodo de ap endizaje del diseñado . Debe conside a se si el diseñado , o
equipo de diseño, necesi an un pe iodo pa a ap ende el en o no; o po el con a io ya
lo conocen y pueden empeza el diseño de o ma inmedia a.
El sopo e de las he amien as. Se a a de de e mina si el en o no de diseño es á
bien documen ado. Pa a es o deben exis i manuales y es a bien o denados, se
cla os y de ácil localización. También es deseable una he amien a de ayuda inse ada
en la p opia he amien a.
La ac ualización del sis ema. El en o no debe ac ualiza se pe iódicamen e: ajus es
con el sis ema ope a i o, sopo e, documen ación, uncionalidades, ab ican es y
disposi i os sopo ados. Si una he amien a de diseño no ac ualiza las FPGA que
sopo a p on o queda á con disposi i os an iguos y cae á en desuso.
Los sis emas ope a i os sob e los que unciona. Los sis emas ope a i os
habi uales en es os casos son Windows, Linux y Mac. Puede se que la misma
he amien a es é disponible pa a a ios de ellos. Los con inuos cambios y e siones de
un sis ema ope a i o obligan a la ac ualización de la he amien a, o puede cae
igualmen e en desuso.
La ayuda an e e o es. Es o es especialmen e impo an e an e e o es
inespe ados, que el diseñado no sea capaz de sol en a con la documen ación
exis en e. Po ejemplo, Al e a y Xilinx ienen un sis ema de ayuda en línea en sus
páginas web. En es e caso el diseñado desc ibe y documen a la incidencia
con enien emen e, en el plazo de uno o dos días ecibe una espues a pe sonal, y se
ab e una comunicación en e el diseñado y un asis en e, has a la esolución del
p oblema. Al inal el diseñado con es a una encues a de sa is acción. También exis en
o os o lis as de p egun as ecuen es, donde quizás pueda sol en a se el e o de
o ma ápida.
La po abilidad en e ab ican es y disposi i os. La máxima po abilidad se e ie e
a que el diseño puede lle a se a cualquie disposi i o de cualquie ab ican e. Po el
con a io puede es a es ingido pa a uno o a ios disposi i os de un único ab ican e,
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54
a ando de ap o echa sus peculia idades. La po abilidad pe mi e compa a las
p es aciones del diseño pa a di e en es FPGA.
La lexibilidad del diseño. Un diseño es lexible si cuando se cambia alguno de sus
pa áme os o especi icaciones se puede ediseña ácilmen e.
El iempo de diseño. Se e ie e a la acilidad pa a desc ibi el diseño, ealizando
di e en es modi icaciones, has a consegui el sis ema inal.
El iempo de compilación. Se a a de e alua si las di e en es compilaciones son
ápidas, y si cuando se modi ica solo una pa e del diseño la ecompilación es pa cial y
no del sis ema comple o.
El iempo de simulación. Se a a de e alua la exis encia y p es aciones de
di e en es ipos de simulado es, su acilidad de uso, apidez y isualización de las
o mas de onda. Básicamen e, la e apa de simulación debe comp oba la uncionalidad
o al del sis ema y e i ica la máxima elocidad de uncionamien o del diseño.
El ipo de econ igu ación del sis ema. Una ez que se ha ealizado la
p og amación de la FPGA y se p ocede a cambia una pa e del diseño, la
econ igu ación de la FPGA puede se o al o pa cial. En el caso de ep og amación
pa cial la pa e del diseño que no ha su ido cambio puede segui uncionando
mien as se con igu a la pa e modi icada. Ob iamen e, es á écnica es á ín imamen e
ligada al ipo de disposi i o.
La segu idad y p i acidad del diseño. Una ez que se ha p og amado la FPGA se
a a de que su con igu ación no pueda se leída y po an o el diseño no pueda se
copiado. Las di e en es ecnologías pe mi en di e en es écnicas pa a p o ege el
diseño [Co e y Ha ding, 2006; Max ield, 2004].
In e ac uación con o as he amien as. Se a a de de e mina si la he amien a
puede comunica se con o os p og amas, po ejemplo: simulado es, edi o es de o ma
de onda, p og amas ma emá icos, e c. Es o supone una acilidad pa a e alua las
p es aciones y uncionalidad del sis ema.
En de ini i a, es el diseñado o el equipo de diseño el que debe elegi la
he amien a con enien e; en unción de las ca ac e ís icas an e io es, de su
expe iencia p e ia y de las necesidades del diseño. Los pa áme os enume ados

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an e io men e se e ie en a ca ac e ís icas que exis en du an e la ealización del
diseño, has a jus o el momen o en el que en a en uncionamien o.
2.7 Fac o de calidad de un diseño: á ea, elocidad y po encia
Una ez se ha inalizado el diseño, pueden p opone se pa áme os que pe mi an
e alua la calidad del sis ema. Es os pa áme os ambién pe mi en compa a lo con
o as implemen aciones, ealizadas con di e en es mé odos o di e en es disposi i os.
Es os pa áme os son las p es aciones ísicas del diseño:
- el á ea,
- la po encia consumida,
- y la elocidad del sis ema.
El concep o de á ea se e ie e a la can idad de ecu sos ocupados. Es o da idea del
amaño ísico del diseño y del amaño mínimo eque ido pa a la FPGA. Un diseño se á
an o mejo cuan os menos ecu sos ha dwa e necesi e, y así puede usa se una FPGA
más pequeña y ba a a. Si el ipo de FPGA iene dado po o os ac o es, en onces el
aho o de á ea deja á ecu sos disponibles pa a o as unciones o u u as
ampliaciones. Cuando se es é usando una de e minada FPGA la compa ación de á ea
en e di e en es diseños es una a ea cla a de ealiza . El p oblema apa ece cuando se
quie e compa a diseños de ab ican es di e en es, donde las unidades de ci cui os
lógicos son dis in as y eciben nomb es dis in os. En es e caso, la compa ación de á ea
se puede educi al cos e económico de la comp a de esos ci cui os, si se usan dis in as
ecnologías. Pa a la misma ecnología la compa ación de á ea se pod ía hace
es imando el núme o de ansis o es o de pue as equi alen es, pe o es e da o casi
nunca es á disponible, de hecho las u ilidades que lo calculan han sido eliminadas de
las he amien as en años ecien es. Es a eliminación puede debe se a que en la
indus ia no iene in e és su cálculo; y aunque puede ene in e és cien í ico y
académico su es imación no es ácil.
Algunos au o es es iman y compa an el cos e de los ecu sos de conexión
necesa ios; es deci , cableado in e no de la FPGA, pe o las conexiones ísicas no ienen
cos e compu acional. El aumen o del núme o de conexiones se aduce en un aumen o
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56
de la po encia, al ene que conec a las señales a más líneas conduc o as y o os
bloques de lógica. Po o o lado, se aduce en un aumen o de los e a dos del ci cui o.
En esumen, el aumen o del cableado in e no se aduce en un aumen o de la po encia
y del e a do, cla amen e las o as dos p es aciones ísicas.
O o elemen o del á ea, no ípicamen e usado, es el uso de pines de en ada-
salida. Igual que los ecu sos de in e conexión su uso se aduce en consumo de
po encia y e a do, sin ca ga compu acional. El núme o de pines de en ada-salida del
sis ema iene dada po la esolución numé ica necesa ia en el diseño, y su aumen o se
aduce en una mayo necesidad de ecu sos ha dwa e pa a la compu ación. Un
diseño en una FPGA puede colapsa se po al a de lógica p og amable, de ecu sos de
conexión o al a de pines de en adas-salida.
Un concep o ligado al uso del á ea es el concep o de g anula idad. La g anula idad
se e ie e al amaño de los ci cui os lógicos de la FPGA. Así las FPGA pueden ene
g anula idad ina, media o g uesa. Una FPGA de g ano ino iene elemen os lógicos
pequeños; una de g ano g ueso iene elemen os lógicos g andes, con mayo núme o
de bi s de en ada-salida en sus ope ado es. A modo de ejemplo, puede pensa se en
sumado es, de pocos o muchos bi s espec i amen e. En el p ime caso si se quie e
ealiza una suma de muchos bi s se usa án a ios sumado es conec ados
con enien emen e; en el segundo caso se puede ealiza con solo un sumado . Las
p es aciones de e a do y consumo en el segundo caso son mejo es que en el p ime o.
La p ime a solución es más lexible y solo ocupa los ecu sos es ic amen e necesa ios,
los elemen os sob an es quedan lib es pa a o os usos. En el segundo caso el sumado
usado puede ene más bi s de los necesa ios, y quedan en adas-salidas sin usa ; no
se ap o echa oda la uncionalidad del sumado , y la pa e no usada no puede se
eu ilizada. En onces dos diseños dis in os de un mismo ope ado , y di e en e núme o
de bi s, pueden ocupa la misma á ea si la g anula idad de la FPGA es g uesa. Solo se
puede compa a el á ea ocupada sob e las FPGA que engan la misma g anula idad. Si
ienen g anula idad dis in a la compa ación es di ícil y hay que ene en cuen a el
amaño de los bloques.
En conclusión, compa a el á ea es i ial si di e en es e siones de un diseño se
compilan sob e el mismo disposi i o; cambia de ab ican e o de disposi i o complica
la compa ación en é minos de á ea.
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El segundo pa áme o es la po encia consumida. Básicamen e hay dos ipos de
po encia, la de co ien e con inua o es á ica, y la dinámica. La p ime a se p oduce po
el solo hecho de conec a la FPGA a las uen es de alimen ación, se debe a las
co ien es de uga a a és de la FPGA; es a po encia depende de la ecnología de la
FPGA. En cuan o se conec an las señales de en ada apa ece la componen e dinámica,
ambién depende de la ecnología, alguna ecnologías solo p oducen consumo de
co ien e cuando las señales cambian; es deci , en el lanco de subida o bajada. En es e
úl imo caso la po encia dinámica depende di ec amen e de la ecuencia de ope ación.
Las he amien as de los p incipales ab ican es incluyen es imado es de po encia.
Es os analizado es de po encia ambién es iman la empe a u a de uncionamien o de
la FPGA; pe o pa a ello debe es ablece se la empe a u a del ambien e, y el ipo de
disipación de que dispone la FPGA. La es imación de po encia es de allada pa a cada
bloque del diseño y pa a los pines de en ada-salida; ambién se indica pa a cada alo
de alimen ación de la FPGA. Un diseño se á an o mejo cuan o meno sea la po encia
consumida. La po encia se in ie e en el p opio uncionamien o de la FPGA y en
pé didas en o ma de calo . Una disminución de la po encia consumida se aduce en
una mayo au onomía si la FPGA se alimen a con ba e ías. Dicho de o a o ma, si se
disminuye la po encia consumida, pa a una de e minada au onomía, se puede
disminui las dimensiones de la ba e ía; es o hace disminui el peso y mejo a la
po abilidad ísica.
El e ce pa áme o ísico es la elocidad a la que puede unciona el diseño. Po
ejemplo, si se a a de un il o, se ía la asa máxima de mues as que puede sopo a
en la en ada (mues as po segundo), y end ía dada po el máximo alo de la
ecuencia de eloj asociado. No malmen e la elocidad del diseño se indica con el
alo de su ecuencia máxima, casi odos los diseños son sis emas secuenciales.
También la elocidad se pod ía indica po el pe iodo de la ecuencia máxima, que
se ía un alo mínimo. Si el sis ema es o almen e combinacional; es deci , no exis e
ecuencia de eloj, la elocidad end ía dada po el e a do máximo en e las
en adas-salidas; es deseable que es e e a do sea lo más pequeño posible. En el caso
de sis emas secuenciales puede p opone se pa a medi la elocidad el pe iodo
mínimo. En onces ambos casos, secuenciales y combinacionales, pueden compa a se
di ec amen e po se iempos que se exp esan en segundos.
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En la e apa de diseño puede habe es icciones de á ea, po encia y elocidad. El
diseño debe cumpli es as es icciones; y el diseñado debe p ocu a minimiza an o
las que es én es ingidas, como las que no. La cues ión es cómo compa a dos diseños
con la misma uncionalidad; que incluso pueden habe sido ealizados con mé odos
dis in os. Un p ime mé odo puede se una ep esen ación ca esiana con es
semiejes posi i os como en la igu a 2.9, donde el mejo diseño se á el que enga la
meno dis ancia al o igen. Es e ipo de ep esen ación puede da una idea in ui i a de
las p es aciones de di e en es diseños.
Figu a 2.9. Rep esen ación en semiejes del á ea, po encia y e a do.
O o mé odo pa a compa a diseños pod ía se median e una exp esión
ma emá ica, cómo la ó mula 2.1; el esul ado es un ac o de calidad que se á an o
mayo cuan o mejo sea el diseño.
O a ep esen ación de los pa áme os del diseño puede se median e un p isma
iangula uncado como en la igu a 2.10, donde con cada a is a e ical se
ep esen a el alo de un pa áme o. El diseño se á an o mejo cuan o meno sea el
olumen de la igu a o la al u a de su pun o medio. O a o ma de compa a
p es aciones se ía median e el uso de un diag ama en ela de a aña, como mues a la
igu a 2.11.
C= 1
Á ea·Po encia·Re a do (2.1)
0
1
2
3
40
1
2
3
4
0
1
2
3
4
Á ea
Po encia
Re a do
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coe icien es de la NN en o ma o de pun o lo an e. La NN queda especi icada
según la uncionalidad eque ida.
- Modelado en pun o ijo de la NN. La a qui ec u a y los coe icien es ob enidos
an e io men e cons i uyen la llamada “ egla de o o”, jun o a la uncionalidad
de la NN. A pa i de es e momen o se p ecisa pasa la a i mé ica de pun o
lo an e a pun o ijo. Es o es así po la idoneidad del o ma o de pun o ijo
pa a se implemen ado en disposi i os digi ales. La cues ión es busca el
mínimo núme o de bi s que man enga la uncionalidad de la NN. La
disminución del núme o de bi s, apa e de minimiza el á ea ocupada,
disminuye la po encia consumida y aumen a la elocidad de espues a. En es e
pun o es impo an e la elección de la he amien a y del mé odo de diseño. El
mé odo debe pe mi i comp oba la o al uncionalidad de la NN median e su
simulación.
- Implemen ación en la FPGA. En la úl ima ase se implemen a el diseño en el
disposi i o digi al p og amable elegido. Las he amien as de diseño pe mi en
ob ene las p es aciones ísicas de á ea, po encia y elocidad. Finalmen e se
puede con igu a la FPGA elegida y comp oba su uncionamien o.
Figu a 3.1. Esquema gene al de la me odología expe imen al.

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La esis se cen a sob e los úl imos es bloques, que apa ecen somb eados en la
igu a 3.1. Es o se debe a que es as e apas son las que a an exp esamen e la
implemen ación de las NN sob e una FPGA. Dicho de o a o ma, una ez
de e minadas las en adas de la NN y la uncionalidad deseada, es as e apas son las
que consiguen aslada el diseño a un ci cui o digi al. El p ep ocesado y la
pa ame ización son opcionales, su uso depende del escena io y de las ca ac e ís icas
de la base de da os usada. Como esumen, puede obse a se la igu a 3.2, donde
con luyen los di e en es concep os sob e la me odología p opues a.
Figu a 3.2. Con luencia de concep os en la me odología expe imen al.
3.2 Las bases de da os
Pa a el modelado de una NN se p ecisa de una base de da os que cumpla una se ie
de condiciones; en e ellas cabe des aca que debe compone se de un conjun o
ep esen a i o de elemen os, debe es a con enien emen e e ique ada y se accesible
median e p og amas in o má icos. Po o o lado, pueden se g a ui as o lib e di usión,
o de pago. En es a esis se usan bases de da os g a ui as, bien po se de lib e di usión,
u o de colabo aciones con o as ins i uciones o se gene adas de o ma sin é ica.
En los apa ados pos e io es se desc iben las bases de da os usadas, una pa a cada
escena io. Las hay na u ales y sin é icas, en cualquie caso e ique adas po el
especialis a co espondien e. Algunas p oceden de señales biológicas; o a de
pa áme os ísicos de la a mós e a e es e; y una de ellas de señales usadas po el
homb e. Los cua o escena ios usados son:
- clasi icación de la palme a pejibaye a endiendo a sus ma cado es molecula es,
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- clasi icación de pulsos de elec oca diog ama,
- p edicción de empe a u a,
- y ecualizado pa a señal bina ia con uido.
3.2.1 La palme a pejibaye
La palme a pejibaye (Bac is gasipaes Kun h) es una especia na i a de la Amé ica
opical. Sus u os y b o es ie nos se usan como alimen o humano y pa a ceba al
ganado; además, el onco de la palme a adul a se usa como made a. La base de da os
usada p ocede del Banco de Ge moplasma de la Uni e sidad de Cos a Rica, que es á
cons i uida po los ma cado es molecula es de ampli icación alea o ia del ácido
desoxi ibonucleico polimó ico (RAPD, Random Ampli ica ion o Polymo phic
Deoxy ibonucleic acid). Las mues as es án clasi icadas en seis azas p imi i as: u ili is,
ui a, pa á, yu imagua, pu umayo y embé. Se desa olló un sis ema p e io de
econocimien o au omá ico pa a es a base de da os en [T a ieso e al., 2008]. Los
obje i os de es e sis ema ue on dos; po un lado, comp oba la iabilidad de la
clasi icación usando ma cado es molecula es; y po o o, de e mina el pa ón con el
mínimo núme o de a ibu os pa a pode clasi ica las azas de pejibaye.
La es uc u a de la base de da os se de alla en la abla 3.1. Es a cons a de las seis
azas p imi i as, con 13 elemen os de cada una de ellas; po an o hay 78 elemen os
con enien emen e e ique ados con un código. Cada elemen o dispone de 10
pa áme os, que son los ma cado es empleados pa a la clasi icación. Du an e la ase
de es eo de la NN se ob u o un 100% de acie o pa a cada clase.
Tabla 3.1. Es uc u a de la base de da os pa a la palme a pejibaye.
Clase Denominación Código Núme o de elemen o
Clase 1 Cos a ica - u ili is c 01-13
Clase 2 Tui a 14-26
Clase 3 Pa á p 27-39
Clase 4 Yu imagua y 40-52
Clase 5 Pu umayo u 53-65
Clase 6 Boli ia
–
embé b 66-78
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3.2.2 Pulsos elec oca diog á icos
T as el p oceso de búsqueda de una base de da os elec oca diog á ica se op ó po
la MIT-BIH (Massachuse s Ins i u e o Technology-Be h Is ael Hospi al) A hy hmia
Da abase. Es a base de da os de a i mias es á compues a po 48 egis os de
elec oca diog ama (ECG, Elec oca diog am) de 30 minu os cada uno, y con iene una
amplia ep esen ación de ipos de ca diopa ías [MIT-BIH A hy hmia Da abase, 2014].
Es a base de da os se encuen a den o de un conjun o más amplio disponible en el
MIT-BIH Da abase Dis ibu ion [MIT-BIH Da abase Dis ibu ion, 2014].
La MIT-BIH A hy hmia Da abase dispone de 19 ipos de ca diopa ías di e en es,
apa e de los pulsos no males; además, incluye 15 ipos de i mos ca diacos
con enien emen e e ique ados. Es as ano aciones pe mi en la co ec a iden i icación
de pulsos y i mos ca diacos. Los egis os de es a base de da os ue on ob enidos
en e los años 1975 y 1979; co esponden a 47 pe sonas, 25 a ones en e 32 y 89
años, y 22 muje es en e 23 y 89 años.
Los egis os ue on omados a 360 mues as po segundo. Se ealizó una
con e sión analógica a digi al con 11 bi s, el ango de la señal es aba en e ±5 mV. Los
alo es de las mues as, po an o, se codi ica on con los alo es de 0 a 2047 inclusi e,
donde el alo 1024 co esponde a 0 ol ios.
Se de e minó la de ección de los 7 ipos de pulsos más ecuen es [Chadnani,
2011], que se mues an en la igu a 3.3. Los pulsos usados son: La ido No mal (N),
Bloqueo de Rama Izquie da (L), Bloqueo de Rama De echa (R), La ido Au icula
P ema u o (A), Con acción Ven icula P ema u o (V), Fusión de La ido Ven icula y
No mal (F) y La ido Len o (/).
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La ido No mal (N) Bloqueo de Rama Izquie da (L)
Bloqueo de Rama De echa (R) La ido Au icula P ema u o (A)
Con acción Ven icula P ema u o (V) Fusión de La ido Ven icula y No mal (F)
La ido Len o (/)
Figu a 3.3. Tipos de pulso elegidos pa a la de ección.
Inicialmen e se ealiza un p ep ocesado. Es a ase iene como obje i o la educción
del uido, de la in e e encia de la ed eléc ica y de las a iaciones de la línea de base.
Pa a ello se ealiza un il ado usando la ans o mada Wa ele disc e a y un il ado
clásico. La ans o mada Wa ele es ú il p incipalmen e en la educción del uido y la
in e e encia de la ed; po o o lado, el il ado clásico es usado pa a elimina las
a iaciones de la línea de base. La amilia Wa ele u ilizada en es a ase es la
daubechies3, con un ni el 3.
050 100 150 200 250 300
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
050 100 150 200 250 300
-0.4
-0.3
-0.2
-0.1
0
0.1
0.2
0.3
0.4
050 100 150 200 250 300
-0.6
-0.5
-0.4
-0.3
-0.2
-0.1
0
0.1
0.2
0.3
0.4
050 100 150 200 250 300
-0.5
-0.4
-0.3
-0.2
-0.1
0
0.1
0.2
0.3
0.4
0.5
050 100 150 200 250 300
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
050 100 150 200 250 300
-0.3
-0.2
-0.1
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
050 100 150 200 250 300
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
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70
De cada uno de los 7 ipos de pulso se oma on 800 de la base de da os, eniendo
en o al 5.600 pulsos. Es o se ealizó con he amien as de de ección del complejo QRS,
que pe mi ie on localiza los pulsos ca diacos. Una ez localizados, se ex aje on y
ca aloga on, ap o echando el e ique ado de la base de da os.
T as el p ep ocesado se ienen 5.600 pulsos ca ac e izados po 77 pa áme os. Se
dispuso la mi ad de los pulsos pa a en enamien o de la NN y la mi ad pa a el es eo;
es deci , 400 pulsos pa a cada ase.
Seguidamen e se ealiza un p ocesado con la in ención de educi el núme o de
pa áme os po pulso, ya que una NN de 77 en adas es ela i amen e g ande. La
educción del núme o de pa áme os se ealizó con el análisis de componen es
independien es (ICA, Independen Componen s Analisys). De es a o ma se consiguió
educi el núme o de pa áme os has a 15. Finalmen e se ealizó la no malización de
es os pa áme os y las en adas queda on es ingidas al in e alo [-1,+1].
En el es eo en pun o lo an e se alcanzó una asa de acie o del 97,21% con 30
neu onas en la capa ocul a. O sea, la NN iene 15 en adas, 30 neu onas en la capa
ocul a y 7 salidas; se pod ía deno a como 15-30-7. Las unciones usadas ue on ipo
ansig en la capa in e media y pu elin en la salida. Con iene esal a que se ienen 400
pulsos de cada ipo pa a en ena y 400 pa a es ea , con 15 pa áme os pa a cada
pulso. La ma iz de con usión ob enida en es e es eo es la mos ada en la abla 3.2. De
es a o ma ya se iene la egla de o o pa a es e caso, los alo es de los coe icien es de
la NN ob enida en el en enamien o se gua dan pa a la implemen ación en la FPGA.
Tabla 3.2. Ma iz de con usión ob enida en el es eo de pun o lo an e pa a ECG.
N L R A V F / Éxi o(%)
N 400 000000 100
L 0 40000000 100
R 1 0 394 3 2 0 0 98,50
A 4 0 6 375 3 12 0 93,75
V 0 1 0 10 380 7 2 95
F 0 0 0 9 15 374 2 93,50
/ 0 00001399 99,75
To al 97,21

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Con iene esal a que el sis ema usado es de ipo balanceado; o sea, iene el
mismo núme o de pulsos pa a cada caso. Es o quie e deci que en el en enamien o se
usa on 400 pulsos no males, y 400 pa a cada ipo de los seis pa ológicos. Es as
can idades se an a epe i en el es eo.
3.2.3 Tempe a u a
La e ce a base de da os usada co esponde con la empe a u a de una es ación
me eo ológica. Es a se encuen a en la ciudad de Tu ialba y pe enece a la
Uni e sidad de Cos a Rica. Se dispuso de la empe a u a desde mediados del año 2007
has a mediados de 2010, omada a in e alos de media ho a. En ese in e alo de
iempo la empe a u a luc uó en e 11,9 y 31,8 0C, con un alo medio de 21,6 0C. En
la igu a 3.4 se obse an las mues as de la p ime a semana de la base de da os;
además se ma ca la empe a u a media del pe iodo de iempo de la base de da os.
El obje i o ue implemen a un p edic o de empe a u a median e una NN. Pa a
en ena la NN se usó el año 2008 y se es eó con el año 2009. Se consiguió p edeci la
señal con un alo medio del e o en alo absolu o de 0,317 0C.
Figu a 3.4. Tempe a u a de la p ime a semana de la base de da os y su alo medio.
3.2.4 Señal bina ia con uido
La úl ima base de da os es sin é ica [Pé ez e al., 2013]. Pa a ello se usó una señal
bina ia unipola ipo NRZ, inicialmen e de 1 kilobi po segundo. A es a señal se le
sumó uido blanco gaussiano adi i o. Pa a p ocesa la señal se conside aba
mues eada con 10 kHz, lo que daba 10 mues as po bi . La elación señal a uido
050 100 150 200 250 300
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inicial e a de +10 dB. La señal usada e a de 2.000 bi s gene ada de o ma alea o ia.
Finalmen e, pa a comp oba las p es aciones de la NN, se es eó con una elación
señal a uido en e -5 y +20 dB. En la igu a 3.5 se ep esen an 20 bi s de la base de
da os ci ada, pa a una elación señal a uido de +10 dB. En la señal supe io se
ep esen a la señal bina ia o iginal, y en la in e io la señal a ec ada po el uido.
Figu a 3.5. a) Señal bina ia o iginal, b) señal con una elación señal a uido de +10 dB.
El obje i o en es e escena io ue diseña un ecualizado median e una NN que
disminuye a el uido en la salida. Dado que el p oceso de en enamien o ue ealizado
en su o alidad po el au o de es a esis, y dada su ela i a complejidad, se desc ibe en
el apéndice de es e documen o.
3.2.5 Ca ac e ís icas de las bases de da os
En la abla 3.3 se mues an las p incipales ca ac e ís icas de las bases de da os
desc i as an e io men e.
Tabla 3.3. Ca ac e ís icas de las bases de da os.
Pejibaye ECG Tempe a u a Señal bina ia con uido
Tipo numé ico Real Real Real Real
Dimensionalidad Mul idimensional Unidimensional Unidimensional Unidimensional
O igen Na u al Na u al Na u al Sin é ica
Alea o iedad Ale o ia Pseudope iódica Pseudope iódica Ale o ia
Ni el de uido Fijo Va iable Fijo Va iable
E ique ado Especialis a ex e no Especialis a ex e no No e ique ada E ique ado p opio
Cos e G a ui o G a ui o G a ui o G a ui o
a)
b)
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3.3 P ep ocesado y pa ame ización
El p ep ocesado consis e en la educción de uido y dis o sión de la señal,
no malmen e se ealiza po il ado. En esumen, se a a de ex ae la componen e de
señal ú il y echaza las apo aciones indeseadas de que disponga la señal. La pa e
indeseada de señal puede gene a se en el momen o de su cap ación o gene ación, al
almacena se o ealiza un a amien o pos e io . La e apa de p ep ocesado se á de uso
obligado u opcional, según el caso.
De la pa ame ización de la señal, una ez p ep ocesada la base de da os, se puede
deci que es una e apa igualmen e opcional. A eces las p opias mues as de la base de
da os son ap opiadas pa a se la en ada de la NN; en o as ocasiones, la señal no es
ap opiada y debe su i una ans o mación. Dicho de o a o ma, es necesa ia cuando
los esul ados iniciales son muy pob es o se consiguen sus anciales mejo as en la NN.
En gene al, la exis encia de p ep ocesado y pa ame ización, depende á del
escena io, de la base de da os, y de la unción que se espe a que ealice la NN. En la
abla 3.4 se indica la exis encia de es os p ocesos en las cua o bases de da os usadas.
Tabla 3.4. Uso del p ep ocesado y pa ame ización en los dis in os escena ios.
Pejibaye ECG Tempe a u a Señal bina ia con uido
P ep ocesado No Sí No No
Pa ame ización No Sí No No
3.4 Modelado en pun o lo an e
Debe des aca se, que llegados a es e pun o, ya no impo a la na u aleza de la base
de da os, ni el p ep ocesado y pa ame ización p e ias; dicho de o a o ma, en
adelan e se a a án núme os y el diseñado puede abs ae se de su signi icado ísico.
Una ez de e minada la señal de en ada en la NN y la uncionalidad deseada, el
siguien e paso es de e mina la a qui ec u a de la NN. Pa a es o hay que ija una se ie
de pa áme os de la a qui ec u a, que se desc iben a con inuación.
- Núme o de en adas. Vend á dado po el núme o de pa áme os si se a a de
una clasi icación, o del núme o de mues as de en ada si ope a como un
p edic o .
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74
- Núme o de salidas. Viene especi icado po la na u aleza del p oblema.
- Núme o de capas. Al menos es necesa ia una sola capa in e media, ambién
llamada ocul a. Se puede comp oba las p es aciones de la NN en unción del
núme o de capas. En la mayo ía de las aplicaciones es su icien e con una sola
capa in e media; es deci , una con igu ación de es capas.
- Núme o de neu onas en cada capa. En la capa de salida el núme o de
neu onas es igual al núme o de salidas. El núme o de en adas y salidas iene
dada po el p oblema a esol e . Donde es posible a ia el núme o de
neu onas es en la capa (o capas) in e medias, lo que puede a ec a a las
p es aciones de la NN.
- Función de ans e encia usada. No malmen e se usa una de las indicadas en
la abla 2.1. Puede usa se el mismo ipo de unción en odas las neu onas; es
deci , pa a odas las capas; aunque a eces, la na u aleza del p oblema sugie e
o mas dis in as pa a la capa de salida. Lo no mal es usa el mismo ipo de
unción pa a odas las neu onas de una misma capa.
El diseñado debe p oba di e en es con igu aciones. Median e el p oceso de
en enamien o y es eo se de e mina el alo de los coe icien es de la NN. En es a esis
se usa el Neu al Ne wo k Toolbox [Neu al Ne wo k Toolbox, 2014] y el Neu al Ne wo k
Time Se ies Tool [n s ool, 2015], ambos de Ma lab. El mo i o es que Ma lab se ha
con e ido en un es ánda , y odo el diseño de la NN pa a la FPGA ope a sob e Ma lab,
en g an pa e sob e su en o no de diseño g á ico Simulink. La e apa de modelado de
pun o lo an e, de o ma de allada, se mues a en la igu a 3.6.
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p og amación. Es e iche o es el que desc ibe el conexionado in e no en la
FPGA, pa a que ealice la unción del diseño.
- P og amación de la FPGA. La con igu ación o p og amación de la FPGA se hace
conec ado el o denado a la FPGA, y ejecu ando el p oceso de p og amación.
La FPGA es á en una placa de ci cui o imp eso donde exis e un conec o pa a la
p og amación, es e es á conec ado a los pines especí icos de p og amación.
Ac ualmen e es habi ual el uso del Bus Uni e sal Se ie (USB, Uni e sal Se ial
Bus).
- Comp obación del uncionamien o. La FPGA es á en condiciones de ealiza su
ope ación. An es de pone la a unciona es ecomendable comp oba su
uncionamien o en un labo a o io median e el uso de la co ec a alimen ación
e ins umen os elec ónicos ap opiados: gene ado es de señal, osciloscopios,
analizado es lógicos, analizado es de espec o, e c.
Debe pone se de elie e que a las en adas en las simulaciones en el lujo de
diseño de la FPGA se les llama es bench (banco de p uebas). Pa a el de la NN, el
es bench debe gene a se con los da os ob enidos de la base de da os, o después del
p ep ocesado y pa ame ización si se hicie on. Po o o lado, du an e odo el lujo, las
he amien as gene an iche os de ipo epo , donde se in o ma de las ca ac e ís icas y
es ado del diseño.
3.7 He amien a y lujo de diseño
Al llega a es e pun o, se han especi icados los escena ios sob e los que se a a
p oba la me odología y sus bases de da os asociadas. Igualmen e, se ha plan eado la
me odología de o ma global, en lo que espe a a la a i mé ica de pun o lo an e y
pun o ijo. Po úl imo, se ha ijado el uso de las FPGA como ecnología. Queda po
de e mina los p og amas de diseño y su lujo de diseño; es deci , el mé odo de diseño
sob e la FPGA.
En gene al, el mé odo de diseño elegido, debe ga an iza algunos de los
pa áme os desc i os en el capí ulo segundo. A con inuación se uel en a enume a ,
comen ándolos con enien emen e.

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82
El cos e económico. Dado que la esis se cen a en un en o no académico las
he amien as deben se g a ui as o pode consegui se median e donación. Es o se
jus i ica po la escasez de ondos y ab i la posibilidad a que cualquie miemb o de la
ins i ución, sob e odo alumnos, lo puedan usa de o ma g a ui a.
El pe iodo de ap endizaje del diseñado . Si se consiguen en ajas sus anciales po
usa un mé odo de diseño, se jus i ica un pe iodo de ap endizaje po pa e del
diseñado . Dicho de o a o ma, el iempo in e ido en el ap endizaje se aho a
pos e io men e en la ase de diseño; más aún, pueden consegui se g andes mejo as.
Es as mejo as pueden consi i en la compa ación de di e en es a qui ec u as, la
comp obación o al de la uncionalidad, el iempo o al del diseño, e c.
El sopo e de las he amien as. Los p og amas usados, dado que pueden se
no edosos, deben es a documen ados con iche os de e e encia ápida, manual de
usua io y u o iales de ap endizaje.
La ac ualización del sis ema. El en o no de diseño debe ene cons an e
ac ualización.
Los sis emas ope a i os sob e los que unciona. Los p og amas deben unciona
sob e Windows o Linux, al se los más habi uales.
La ayuda an e e o es. Cuando apa ezcan e o es debe habe mecanismos de
consul a a los desa ollado es de las he amien as.
La po abilidad en e ab ican es y disposi i os. Es deseable, aunque no
imp escindible, el pode cambia de suminis ado de FPGA du an e el diseño. Lo que
sí se á posible es el cambio de disposi i os den o del mismo suminis ado , siemp e
que la FPGA se ajus e a las es icciones del diseño.
La lexibilidad del diseño. Es e pa áme o es especialmen e in e esan e y
deseable. Implica pode ediseña lo ácil y ápidamen e, si se cambia alguno de los
pa áme os del diseño. En es e sen ido, se pe mi i ía la comp obación de di e en es
a qui ec u as.
El iempo de diseño y compilación. Deben se de du ación azonable, y que no
aumen en excesi amen e el iempo de diseño. Ob iamen e, debe ob ene se el á ea
ocupada inalmen e.
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El iempo de simulación. Es e iempo debe se igualmen e azonable. Las
simulaciones deben pe mi i comp oba la o al uncionalidad del sis ema, es e pun o
es especialmen e impo an e. De o ma especial, debe gene a au omá icamen e los
es bench necesa ios pa a se usados como señales de en ada. Po o o lado, debe
ex ae se la elocidad del diseño y la po encia consumida.
El ipo de econ igu ación del sis ema. Es e pun o no es c í ico en es a esis, no
impo a si la FPGA se econ igu a o al o pa cialmen e, dado que no es un obje i o
ep og ama la du an e su uncionamien o.
La segu idad y p i acidad del diseño. Es e pun o no es c í ico, aunque las
he amien as y los disposi i os disponen de mecanismos pa a e i a la copia de los
diseños.
In e ac uación con o as he amien as. Es deseable un en o no de diseño
compac o, que in e ac úe con idelidad con simulado es y los en o nos de pun o
lo an e donde se iene la egla de o o.
T as un pe iodo de búsqueda y es udio, de di e en es mé odos de diseño, se op ó
po los en o nos que los p incipales suminis ado es ienen disponibles sob e Simulink
de Ma lab. Es os p og amas cumplen con los equisi os enunciados an e io men e y
sus ca ac e ís icas se án expues as en apa ados pos e io es. Ambos en o nos, de
Al e a y Xilinx, son muy simila es e igualmen e ecomendables; pe o se op ó
inalmen e po usa el de Xilinx. Es o solo se debió a una se ie de e o es que
apa ecie on en la ase de es udio de las he amien as de Al e a; y a que la
documen ación y u o iales de Xilinx esul ó se más cla a. De odas o mas, debe
esal a se, que ya ambos ab ican es disponen de la documen ación
con enien emen e es uc u ada en su página web.
Ambos en o nos ap o echan las ca ac e ís icas de Simulink, que deben esal a se.
Po un lado, es á o almen e in eg ado en Ma lab; es o hace que acceda a su espacio
de a iables, an o pa a la oma de señales de en ada, como pa a analiza y es udia
las salidas. En Simulink se diseña usando diag ama de bloques de o ma g á ica, cada
bloque se con igu a median e su en ana de diálogo. En Simulink exis en mul i ud de
conjun os de bloques, llamados Blockse s; en e las que cabe des aca , las uen es de
Tesis Doc o al
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84
señal (Sou ces), las u ilidades pa a in e conec a (Signal Rou ing) y los elemen os pa a
e alua las salidas (Sinks).
Ob iamen e, pa a usa es e ipo de he amien as, se p ecisa conoce el uso de
Ma lab y Simulink. Po o o lado, es aconsejable pe o no obliga o io, ene
conocimien os de VHDL y Ve ilog. Es o se debe a que desde Simulink se gene a á el
diseño comple o desc i o en uno de esos HDL, y no malmen e no es necesa ia su
modi icación.
Con iene esal a que la búsqueda, pues a a pun o, y uso de es as he amien as
puede lle a meses si se pa e de un o al desconocimien o. Pe o, si exis e
aseso amien o p e io su icien e, el iempo de es udio y uso puede educi se a
semanas; en cualquie caso, depende de la expe iencia y habilidad del indi iduo. Es
deci , con su icien e aseso amien o, es e pe iodo de iempo puede ap oxima se al del
uso de un HDL es ánda . Si se in oluciona; po ejemplo, se diseñase usando
esquemá icos, el inicio es casi ins an áneo; pe o como se indicó en emas an e io es,
se di icul a la edición, modi icación y po abilidad de los diseños.
3.8 El en o no de diseño de Xilinx
Ya se in odujo el en o no de Xilinx en el segundo capí ulo. Como se obse a en la
igu a 3.9, es á con o mado po dos g andes he amien as. Po un lado Sys em
Gene a o , que ope a sob e Simulink de Ma lab; y po o o, la he amien a es ánda
ISE (In eg a ed Sys em En i onmen ). Como al e na i a a ISE, a pa i del año 2012
apa ece la nue a e sión llamada Vi ado, a la que se pueden mig a los diseños.
Figu a 3.9. El escena io de diseño de Xilinx pa a Sys em Gene a o .
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Uni e sidad de Las Palmas de G an Cana ia 85
3.8.1 Sys em Gene a o
Como se acaba de indica , el en o no de diseño de Xilinx sob e Simulink se llama
Sys em Gene a o . Es e so wa e equie e de la co ec a e sión de Ma lab, y po an o
de Simulink; a la ez que de la co ec a e sión de ISE, o Vi ado si ue a el caso. Cuando
se ins ala Sys em Gene a o en Simulink apa ecen los Blockse s p opios de Xilinx. A
pa i de ese momen o se puede diseña un sis ema usando diag ama de bloques, que
se con igu an median e sus en anas de diálogo. El diseño, no malmen e en pun o ijo,
queda especi icado en e los buses de en ada y salida. Fue a de los lími es del diseño
pueden coloca se el es o de bloques de Simulink, no malmen e sis emas de pun o
lo an e. En el in e io del diseño pueden usa se bloques de Signal Rou ing de
Simulink, dado que son bloques de conexionado.
Los bloques de Sys em Gene a o ienen acceso al espacio de a iables de Ma lab,
lo que es una g an en aja. Po o o lado, el sis ema se diseña con las misma iloso ía
que en el p opio Simulink; es deci , diag amas de bloque con igu ables median e sus
en anas de diálogo. Es o hace que el diseño sea ápido. El cambio de los pa áme os
en las en anas de diálogo; po ejemplo el núme o de bi s, pe mi e un diseño lexible,
po que se pueden p oba di e en es a qui ec u as de o ma ápida.
El acceso al espacio de a iables de Ma lab hace posible oma las en adas de la
base de da os; o después de la pa ame ización, si ue a el caso. Es e mismo acceso
hace posible gua da las salidas de la simulación, pa a se analizadas o ep esen adas.
Las simulaciones de los diseños de Sys em Gene a o son muy ápidas, po que se usa
un bajo ni el de de alle de los ci cui os. Todo lo an e io hace posible comp oba la
o al uncionalidad del sis ema; es deci , simula el sis ema pa a odas las en adas
posibles. En es e caso, la es imación de á ea es ap oximada; y no se iene es imación
de elocidad ni de po encia.
Una ez comp obada la uncionalidad del sis ema, se p ocede a su compilación;
donde se ob iene la desc ipción es uc u al en un lenguaje HDL es ánda ; Ve ilog o
VHDL según se elija. En es a compilación, en e o as cosas, puede gene a se el
es bench; que es la señal de en ada que se á usada en las simulaciones de la
he amien a pos e io . La gene ación au omá ica del es bench es impo an e; po que
gene a la de o ma manual es muy cos oso. Es o puede debe se a la can idad de da os
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86
que se quie e simula ; y ambién, al posible cambio de o ma o de la señal de en ada.
La in e acción desc i a en e Sys em Gene a o , Simulink, Ma lab y el ISE de Xilinx
queda e lejada en la igu a 3.10.
Figu a 3.10. In e acción en e Sys em Gene a o , Simulink, Ma lab y el ISE de Xilinx.
Llegados a es e pun o, con iene esal a , que con las he amien as elegidas, el
p ep ocesado y pa ame ización se ealiza con Ma lab en o ma o de pun o lo an e. El
modelado de la NN en pun o lo an e, igualmen e se ealiza con Ma lab. El paso del
modelo de pun o lo an e a pun o ijo se hace median e Sys em Gene a o . El lujo
inal del diseño pa a la FPGA, que se co esponde con el apa ado 3.6 y igu a 3.8, se
ealiza con el In eg a ed Sys em En i onmen de Xilinx.
3.8.2 In eg a ed Sys em En i onmen
Como se acaba de expone , el lujo inal del diseño pa a la FPGA, se ealiza con el
In eg a ed Sys em En i onmen de Xilinx, como mues a la igu a 3.10. Su diag ama de
lujo se co esponde con la igu a 3.8. Como ya se ha indicado, las simulaciones son

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Uni e sidad de Las Palmas de G an Cana ia 8
7
aho a muy len as po el al o ni el de de alle de los ci cui os usados; es o pe mi e una
p ecisa es imación de á ea, elocidad y po encia. No malmen e, con ISE, no es posible
comp oba la o al uncionalidad; lo que no iene impo ancia, po que con las
he amien as p opues as puede comp oba se con Sys em Gene a o con an e io idad.
Con iene des aca que del paque e que incluye Sys em Gene a o e ISE se usa on
las e siones 10.1 y 13.1, con los sis emas ope a i os y e siones de Ma lab que se
mues an a con inuación.
- Sys em Gene a o o DSP and AccelDSP 10.1
o In eg a ed Sys em En i onmen 10.1
o Windows XP (32 bi s)
o Ma lab R2007a
- Sys em Gene a o o DSP 13.1
o In eg a ed Sys em En i onmen 13.1
o Windows XP (32 bi s) y Windows 7 (64 bi s)
o Ma lab R2010a y R2010b
3.9 El en o no de diseño de Al e a
De Al e a, segundo suminis ado de FGPA a ni el mundial, con iene des aca que
dispone de DSP Builde , que es la he amien a sob e Simulink pa a el diseño de FPGA.
De ella se puede deci que iene las mismas ca ac e ís icas que su equi alen e de
Xilinx, su escena io se mues a en la igu a 3.11. También dispone de Qua us II, que es
el en o no es ánda , igualmen e equi alen e a su homólogo de Xilinx.
Figu a 3.11. El escena io de diseño de Al e a pa a DSP Builde .
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CAPÍTULO 4
4. EXPERIMENTOS Y RESULTADOS
“Es o no es el inal, ni siquie a es el p incipio del inal, pe o quizás sea el inal del
p incipio”.
Wins on Chu chill
Es e capí ulo es, con pocas dudas, el núcleo de es a esis. Después de odas las
desc ipciones p e ias, has a llega a elegi el en o no de diseño pa a las FPGA, se
p ocede a ealiza los diseños de las NN pa a los di e en es escena ios; es o se hace
con el in de demos a la hipó esis de es a esis doc o al.
Tesis Doc o al
Uni e sidad de Las Palmas de G an Cana ia
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4.1 In oducción
Pa a cada base de da os se ealiza la elección de la a qui ec u a de la NN y se
en ena en pun o lo an e usando Ma lab. Con un en enamien o ap opiado se
ob iene la egla de o o del diseño; es deci , la a qui ec u a inal de la NN, los
coe icien es y los ipos de unción de ans e encia usadas. Du an e el en enamien o y
el es eo debe comp oba se la uncionalidad eque ida de la NN. Con la egla de o o
ob enida se diseña el sis ema con Sys em Gene a o en a i mé ica de pun o ijo, donde
se comp ueba la uncionalidad median e simulaciones. Finalmen e, con el In eg a ed
Sys em En i onmen se inaliza el lujo de diseño pa a la FPGA elegida y se ex aen las
p es aciones ísicas.
4.2 La clasi icación de la palme a pejibaye
Como se indicó en el capí ulo an e io , donde se desc ibió es a base de da os,
inalmen e es posible la clasi icación con solo diez pa áme os en la en ada. Se
oma on los diez ma cado es molecula es que pe mi en la clasi icación, sin ealiza
ningún p ep ocesado. En onces, la NN elegida, debe ene diez en adas y seis salidas,
pues son seis las azas de pejibaye a clasi ica .
4.2.1 Modelado en pun o lo an e
Como se ha indicado epe idamen e, el en enamien o se ealizó con el Neu al
Ne wo k Toolbox de Ma lab. Igualmen e, como se explicó p e iamen e, se usa á una
NN a i icial ipo pe cep ón mul icapa. Debe eco da se que de cada aza exis en 13
indi iduos en la base de da os, de cada clase se usa on pa a el en enamien o 4
indi iduos (30% ap oximadamen e), y los 9 es an es pa a el es eo (70%
ap oximadamen e). Pa a el en enamien o se escogie on las mues as de o ma
alea o ia. Las clases es án e ique adas, luego el en enamien o es supe isado. En la
ase de en enamien o se a ió el núme o de capas in e media, y el núme o de
neu onas en esas capas. Finalmen e se de e minó que se consigue una clasi icación del
100% con una sola capa in e media de 8 neu onas. Pod ía deci se en onces, que la NN
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Uni e sidad de Las Palmas de G an Cana ia 9
7
ep esen a con un alo mínimo (p óximo a ce o) y no se supe a el e o máximo
especi icado. Es e e o inicialmen e ue del 1%. De la misma o ma, la cons an e
Cons an 2 es ablece el lími e de la abscisa, po encima de la que se ep esen a con un
alo máximo (p óximo a uno) y no se supe a el e o máximo especi icado. Los
compa ado es de la igu a 4.7, Rela ional1 y Rela ional2, de e minan si el alo de la
en ada es meno o mayo que esas cons an es. El conca enado Conca , a cuyas
en adas llegan las salidas de los compa ado es, de e mina si la en ada es meno que
Cons an 1, si es mayo que Cons an 2, o si se encuen a en e ellos; es a in o mación
se iene codi icada con sus dos bi s de salida. Los dos bi s de salida del conca enado
con olan un mul iplexo , que deja pasa Cons an 1, el alo de la en ada o Cons an 2;
dependiendo de si la en ada e a meno que Cons an 1, si se encuen a en e
Cons an 1 y Cons an 2, o es mayo que Cons an 2, espec i amen e. Con los bloques
en e la salida del mul iplexo y la en ada de la memo ia de solo lec u a (ROM, Read
Only Memo y), se p oduce una con e sión en e el alo de la abscisa y la posición de
memo ia donde se encuen a almacenado el alo de la unción en la ROM. En es a
memo ia se almacena un núme o de mues as de la unción de ans e encia, que es
po encia de dos, pa a ap o echa la capacidad del bus de di ecciones de la en ada.
Exis en po an o dos pa áme os a con igu a en la ROM: el núme o de mues as
almacenadas y el e o de la ep esen ación en esas mues as. En el sis ema mos ado
se almacena on 16 palab as con un e o del 1%.
Figu a 4.7. Implemen ación de la unción de ans e encia logsig median e una ROM.
En la igu a 4.8 se iene la ep esen ación de la unción logsig (a) y las mues as
que la ap oximan con la unción de ans e encia implemen ada (b). Además se

Tesis Doc o al
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98
ep esen a el e o en (c) y el e o ela i o en (d). Debe ene se en cuen a que el e o
en (c), se ep esen a como la salida de la unción en pun o ijo implemen ada menos el
alo en pun o lo an e que oma la unción logsig, sin oma el alo absolu o. De la
misma o ma, pa a el e o ela i o, no se oma el alo absolu o.
Figu a 4.8. a) Función logsig, b) salida de la unción implemen ada, c) e o y d) e o
ela i o.
Las ocho neu onas diseñadas con las a qui ec u as de las dos e apas an e io es
( igu a 4.6 y igu a 4.7), y conec adas como indica la igu a 4.5, o man la capa ocul a.
Las ocho salidas de es as neu onas se ag upan con un bloque Go o pa a conec a la a la
capa de salida. La capa de salida se mues a en la igu a 4.9.
a)
b)
c)
d)
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Uni e sidad de Las Palmas de G an Cana ia 99
Figu a 4.9. Capa de salida de la NN pa a pejibaye.
Las neu onas de la capa de salida se diseña on con dos e apas como en la capa
ocul a. La p ime a e apa de la p ime a neu ona se mues a en la igu a 4.10, que
dispone de 8 en adas. La unción de ans e encia es igual que las de la capa ocul a.
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100
Figu a 4.10. P ime a ase de la p ime a neu ona de la capa de salida pa a pejibaye.
La capa de salida se conec ó a un bloque decodi icado , llamado DECODER, que se
mues a en la igu a 4.11. Es e bloque es el enca gado de de ec a cuál de las neu onas
de salida iene mayo ampli ud, poniendo un “1” en la salida co espondien e y un “0”
en las 5 es an es. Así se indica la clase a la que pe enece las mues as de la en ada.
Es e bloque es á o mado po compa ado es, mul iplexo es y unciones lógicas.
Ob iamen e sus en adas son sin signo y sus seis salidas booleanas.
Figu a 4.11. Bloque decodi icado de las neu onas de salida pa a pejibaye.
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Uni e sidad de Las Palmas de G an Cana ia 101
El bloque DECODER se ag upa en un subsis ema de Simulink como mues a la
igu a 4.12. Los seis bi s de salida del decodi icado se egis a con bloques Delay po
los mismos mo i os que se egis ó las en adas. Finalmen e, las salidas de los bloques
Delay se conec an a los pines de la salida de la FPGA median e bloques Ga eway Ou ,
como indica la igu a 4.12.
Figu a 4.12. Conexión de las salidas del decodi icado a los egis os de salida y a los
pines de salida de la FPGA pa a pejibaye.
El sis ema inal diseñado iene el aspec o de la igu a 4.13. En e los buses de
en ada Ga eway In, y los bi s de salida Ga eway Ou , se localiza el sis ema de pun o
ijo diseñado pa a la FPGA. Además, en el modelo de Simulink, se obse an algunos
bloques auxilia es. Unos son los bloques Scope, que pe mi en la isualización de las
o mas de ondas en Simulink. Po o o lado, el bloque Sys em Gene a o , es de
obligado uso, pe mi e elegi el ipo de FPGA y compila el diseño.
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102
Figu a 4.13. Diseño en Simulink del sis ema inal pa a pejibaye.
Desc i o el modelo de Simulink, se puede ealiza la simulación uncional. Las diez
en adas se mues an en la igu a 4.14 y las salidas en la igu a 4.15. Las salidas se
e asan dos pe iodos de eloj espec o a las en adas po la exis encia de los
elemen os de e a do en las en adas y salidas. Se in oduje on los 9 elemen os de
cada clase usados en el es eo, es o se hizo de o ma secuencial. La asa de acie o ue
del 100% y se ob u o la ma iz de con usión de la igu a 4.2. Es posible en ia los da os
de salida al espacio de a iables de Ma lab, con el bloque To Wo kspace, lo que
pe mi ió elabo a la ma iz de con usión de o ma au omá ica. Debe pone se de
elie e que es a simulación solo a da unos minu os y pe mi e comp oba la
uncionalidad del diseño en pun o ijo. Debe des aca se que se puede isualiza el eloj
de en ada, que no se mues a po simpli icación, y se á mos ado en las simulaciones
de la he amien a pos e io . Es e eloj de en ada se puede mos a como señal de
salida con el bloque Clock P obe que en ía el eloj a un pin de salida.

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Uni e sidad de Las Palmas de G an Cana ia 103
Figu a 4.14. Señales de en ada en la NN pa a pejibaye.
Figu a 4.15. Señales de salida en la NN pa a pejibaye.
El bloque Sys em Gene a o y su en ana de con igu ación se mues an en la igu a
4.16, con es e bloque se ealiza la compilación del diseño. En el bloque Sys em
Gene a o p ime amen e se puede elegi el ipo de compilación. En segundo luga se
puede elegi el disposi i o FPGA. En la opción he amien a de sín esis se especi ica la
que se elige pa a sin e iza el ci cui o: Synpli y, Synpli y P o o Xilinx Syn hesis Tool
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104
(XST). En la opción del lenguaje de desc ipción ha dwa e el diseñado puede elegi
en e VHDL o Ve ilog.
Al ac i a la opción C ea e es bench se gene a el iche o en el HDL con las señales
de en ada pa a el In eg a ed Sys em En i onmen , que de o a o ma end ían que se
gene adas de o ma manual. Con el di ec o io de des ino se de ine donde se an a
esc ibi los iche os en HDL pa a el p oyec o en In eg a ed Sys em En i onmen . Al
ac i a la opción C ea e in e ace documen se gene a un iche o HTM (Hype ex
Ma kup Language) con las p incipales ca ac e ís icas del diseño.
En las opciones de eloj (Clocking) se de ine su pe iodo, su pin de en ada, el modo
de implemen ación en el caso de mul i asa; y el pe iodo en el sis ema de Simulink, que
es el máximo común di iso de los pe iodos de las asas que apa ecen en el sis ema.
Finalmen e, en Gene al se especi ica el ipo de in o mación que se mues a en el icono
de bloque.
Figu a 4.16. Bloque Sys em Gene a o y su en ana de con igu ación.
Una ez con igu ado el bloque Sys em Gene a o se puede p ocede a la
compilación del diseño, que se inicia al inicia Gene a e. Al inaliza la compilación se
ob iene una en ana como la de la igu a 4.17.
Figu a 4.17. Ven ana que se mues a al inaliza la compilación con Sys em Gene a o .
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Uni e sidad de Las Palmas de G an Cana ia 105
Inicialmen e, se usó pa a la ep esen ación de los coe icien es un e o del 1%.
Igualmen e se usa on 16 posiciones de memo ia, con un e o del 1%, pa a la
ep esen ación de las mues as de las unciones de ans e encia almacenadas en la
ROM. Con es os alo es se alcanzó la uncionalidad deseada. Cabe p egun a se si se
puede aumen a el e o , lo que disminuye el núme o de bi s, a la ez que se man iene
la uncionalidad. Igualmen e, cabe p egun a se si se puede disminui el núme o de
palab as en la ROM y man ene la uncionalidad. Ob iamen e, la a iación de es os
pa áme os a pa i de cie os alo es hace que se pie da la uncionalidad. En la abla
4.1 se mues a la uncionalidad del sis ema en unción de es os pa áme os. En las
simulaciones se comp obó que con un e o del 14% no se conseguía la uncionalidad
po mucho que se aumen a a el núme o de palab as en la ROM. En el mismo sen ido,
con memo ias ROM de 2 palab as, no se alzanza la uncionalidad po mucho que se
disminuya el e o .
Tabla 4.1. Funcionalidad del sis ema en e al e o en la ep esen ación y el núme o de
palab as en las ROM pa a pejibaye.
E o en la ep esen ación (%)
1 2 3 4 5
6
7
8
9
1
0
11 12 13 14
Núme o de palab as en las
ROM
1024 SI SI SI SI SI SI SI SI SI SI SI SI SI NO
512 SI SI SI SI SI SI SI SI SI SI SI SI SI NO
25
6
SI SI SI SI SI SI SI SI SI SI SI SI SI NO
12
8
SI SI SI SI SI SI SI SI SI SI SI SI SI NO
64 SI SI SI SI SI SI SI SI SI SI SI SI NO NO
32 SI SI SI SI SI SI SI SI SI SI SI SI NO NO
1
6
SI SI SI SI SI SI SI SI SI SI SI SI NO NO
8
SI SI SI SI SI SI SI SI SI SI SI SI NO NO
4 SI SI SI SI SI SI SI SI NO NO NO NO NO NO
2 NO NO NO NO NO NO NO NO NO NO NO NO NO NO
4.2.2.2 Implemen ación con In eg a ed Sys em En i onmen
Cla amen e in e esa compa a los casos de 8% de e o y 4 palab as en la ROM,
12% de e o y 8 palab as en la ROM; y 13% de e o y 128 palab as en la ROM. En e
es os casos, se p oduce pa a un pa áme o un aumen o de ecu sos ha dwa e, y pa a
el o o una disminución. Los es casos se compila on con la in ención de compa a el
á ea ocupada, la po encia y la elocidad.
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106
Resul ado pa a 8% de e o y 4 palab as en la ROM. Lenguaje VHDL.
La compilación se ealizó con Sys em Gene a o pa a ob ene la desc ipción en
VHDL. En el p oyec o ob enido pa a In eg a ed Sys em En i onmen se ealizó la
simulación pa a la ase inal de la implemen ación en la FPGA (Pos Place and Rou e
Simula ion). Como simulado se usó ISim (ISE Simula o ), in eg ado en la he amien a.
Se ob u ie on las o mas de onda de la igu a 4.18; donde cabe des aca la exis encia
del eloj de en ada de 5 MHz. La compilación se ealizó pa a un disposi i o Spa an3E,
ipo xc3s1200e, g ado de elocidad -5, ipo de encapsulado y 256 pines; de o ma
compac a se deno a como Spa an3E xc3s1200e-5 256.
Figu a 4.18. Simulación de la implemen ación pa a pejibaye en la FPGA, 8% de e o y 4
palab as en las ROM.
Los ecu sos ha dwa e necesa ios se esumen en la abla 4.2; es os da os se ienen
en Design Summa y. Los SLICES son los bloques de lógica in e nos en los que se di ide
la FPGA; los LUT son ablas de búsqueda (Lookup-Table). Debe esal a se el núme o de
SLICES necesa ios, po que los LUT es án incluidos den o de los SLICES. El segundo
pa áme o impo an e es el núme o de pines de en ada-salida necesa ios.
Tabla 4.2. Recu sos ha dwa e pa a 8% de e o y 4 palab as en la ROM, aplicado a
pejibaye y compilado en VHDL.
En idad Usados Disponibles Tasa de uso
SLICE
S
2.750 8.672 31%
LUT de 4 en adas 5.149 17.344 29%
Bloques de E/
S
80 190 42%
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Uni e sidad de Las Palmas de G an Cana ia 113
4.3.2 Diseño en pun o ijo
Igual que en p ime escena io se ealiza á en una p ime a e apa con Sys em
Gene a o , y pos e io men e usando el In eg a ed Sys em En i onmen . Es as dos ases
del diseño se desc iben con enien emen e en los siguien es apa ados.
4.3.2.1 Diseño con Sys em Gene a o
Una ez ob enida la egla de o o en o ma o de pun o lo an e, el siguien e paso es
diseña el sis ema en a i mé ica de pun o ijo, pa a ello se usó Sys em Gene a o de
Xilinx sob e Simulink de Ma lab. La e apa de en ada de la NN se mues a en la igu a
4.19. Con cie as di e encias, el diseño sigue el mismo mé odo que el escena io
an e io . La NN mos ada obedece al máximo e o del 4,2% y 64 posiciones en las
ROM.
Figu a 4.19. E apa de en ada de la NN pa a ECG.

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114
En la pa e izquie da de la igu a 4.19 se ienen las señales de en ada en o ma o
de pun o lo an e ( ipo double), que p oceden del espacio de abajo de Ma lab. Se
dispone de 15 en adas, po se 15 los pa áme os pa a la clasi icación. A con inuación
se obse an los pue os de en ada a la FPGA (Ga eway In), donde se ealiza una
con e sión a pun o ijo. Es os pue o se con igu an de la misma o ma que en el
escena io an e io . Po úl imo, se ija un pe iodo de eloj, pa a ma ca la elocidad con
la que son omados los pa áme os en la en ada; es e alo en es e caso es a bi a io,
y se ijó pa a una ecuencia de 5 MHz. Ob iamen e, es e asa de en ada es mucho
más ápida que si p o eniese de pulsos ca diacos, se ele ó pa a comp oba cuál es el
alcance en ecuencia de la NN. Po o o lado, el sis ema pa a ECG no es á pensado
pa a ope a en iempo eal; en ese caso el sis ema de [Chadnani, 2011] debe
ediseña se usando memo ias in e medias de almacenamien o que pe mi an
conec a lo a una señal de ECG.
Los pue os de en ada se con igu an con el mismo mé odo del apa ado an e io .
Es os 15 buses deben conec a se a las 30 neu onas de la capa in e media, pa a acili a
la edición de es e cableado los buses se ag upan en un bloque Go o.
En la igu a 4.20 se iene la capa in e media de la NN, que cons a de 30 neu onas,
ag upadas en g upos de 10. En la igu a 4.21 se mues a la p ime a ag upación de 10
neu onas. Las señales que p o ienen de la capa de en ada se conec an a es a capa
median e un bloque F om. Cada neu ona cons a de dos e apas; una p ime a, donde se
mul iplican las en adas po los coe icien es y se suma la pola ización; y una segunda,
que con o ma la unción de ans e encia.
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Figu a 4.20. Capa in e media de la NN pa a ECG.
Tesis Doc o al
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Figu a 4.21. Ag upación de diez neu onas en la capa ocul a de la NN pa a ECG.
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7
En la igu a 4.22 se iene la p ime a ase de la p ime a neu ona de la capa ocul a.
La con igu ación de es a e apa se ealizó con el mismo mé odo que el escena io
an e io .
Figu a 4.22. P ime a ase de la p ime a neu ona de la capa ocul a pa a ECG.
La segunda e apa de las neu onas de la capa ocul a se mues a en la igu a 4.23.
Es a consis e en la implemen ación de la unción de ans e encia, en es e caso se op ó
po la unción ansig pa a odas las neu onas de la capa ocul a. Su diseño es análogo
al caso de la unción logsig del escena io an e io ; la única di e encia es que los alo es
en la ROM se almacenan como Fix; es deci , complemen o a dos con signo, dado que la
unción ansig es bipola .
Tesis Doc o al
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118
Figu a 4.23. Implemen ación de la unción de ans e encia ansig median e una ROM.
En la igu a 4.24 se iene la ep esen ación de la unción ansig (a) y el alo de las
mues as almacenadas en la ROM (b), la igu a se mues a pa a 64 posiciones de
memo ia. Además se ep esen a el e o en (c) y el e o ela i o en (d). Debe ene se
en cuen a que el e o en (c), se ep esen a como la salida de la unción en pun o ijo
implemen ada menos el alo en pun o lo an e que oma la unción ansig, sin oma
el alo absolu o. De la misma o ma, pa a el e o ela i o, no se oma el alo
absolu o.
Figu a 4.24. a) Función ansig, b) salida de la unción implemen ada, c) e o y d) e o
ela i o.
Las ein a neu onas diseñadas con las dos e apas an e io es ( igu as 4.22 y 4.23),
y conec adas como indican las igu as 4.20 y 4.21, o man la capa ocul a. Las ein a
-1.5 -1 -0.5 00.5 11.5
-1
0
1
-1.5 -1 -0.5 00.5 11.5
-1
0
1
-1.5 -1 -0.5 00.5 11.5
-0.04
-0.02
0
0.02
0.04
-1.5 -1 -0.5 00.5 11.5
-50
0
50
a)
b)
c)
d)

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salidas de es as neu onas se ag upan con un bloque Go o pa a conec a la a la capa de
salida. La capa de salida se mues a en la igu a 4.25. Las unciones de ans e encia de
es as neu onas son pu elin; es deci , la unción iden idad, donde la salida es igual a la
en ada. El diseño de es as unciones es i ial, median e un co oci cui o, se deja un
bloque que gua da es a conexión pa a eco da el ipo de unción usada.
Figu a 4.25. Capa de salida de la NN pa a ECG.
Tesis Doc o al
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Las neu onas de la capa de salida se diseña on con dos e apas como en la capa
ocul a. La p ime a e apa de la p ime a neu ona se mues a en la igu a 4.26, que
dispone de 30 en adas. Abajo y a la de echa de es a igu a se mues a el mul iplicado
que in oduce el alo de pola ización. Los mul iplicado es po los pesos se ag upa on
en g upos de 10, el p ime ag upamien o de la p ime a neu ona se mues a en la
igu a 4.27.
Figu a 4.26. P ime a ase de la p ime a neu ona de la capa de salida pa a ECG.
Me odologías de diseño de edes neu onales sob e disposi i os digi ales p og amables pa a p ocesado de señales en iempo eal
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Figu a 4.27. P ime ag upamien o de diez mul iplicado es de la p ime a neu ona de la
capa de salida pa a ECG.
La capa de salida se conec ó a un bloque decodi icado , llamado DECODER, que se
mues a en la igu a 4.28. Es e bloque es el enca gado de de ec a cuál de las neu onas
de salida iene mayo ampli ud, poniendo un “1” en la salida co espondien e y un “0”
en las 6 es an es. Así se indica la clase a la que pe enece las mues as de la en ada.
Es e bloque es á o mado po compa ado es, mul iplexo es y unciones lógicas.
Ob iamen e sus en adas son con signo y sus sie e salidas booleanas.
Tesis Doc o al
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122
Figu a 4.28. Bloque decodi icado de las neu onas de salida pa a ECG.
El bloque DECODER se ag upa en un subsis ema de Simulink como mues a la
igu a 4.29. Los sie e bi s de salida del decodi icado se egis an con bloques Delay po
los mismos mo i os que se egis ó las en adas. Finalmen e, las salidas de los bloques
Delay se conec an a los pines de la salida de la FPGA median e bloques Ga eway Ou ,
como indica la igu a 4.29. El sis ema inal diseñado iene el aspec o de la igu a 4.30.
Figu a 4.29. Conexión de las salidas del decodi icado a los egis os de salida y a los
pines de salida de la FPGA pa a ECG.