Conception d'un générateur de front-end et de biais prototype pour une nouvelle puce de lecture pour LHCb
ESIGN
ROT
ONTEND
AND
IAS
ENERA pour l' extrémité de l' extrémité de l' extrémité de l' extrémité de
l' extrémité de l' extrémité de l' extrémité
de l' extrémité de l' extrémité de l' extrémité de l' extrémité de l' extrémité de l' extrémité
de l' extrémité de l' extrémité de l'
extrémité de l' extrémité de l' extrémité de
l' extrémité de l' extrémité de l' extrémité
Niels
Bakel,
Van
den
Brand
Free
Univ
ersity
Amsterdam NIKHEF
Karl-T
asso
Opfle,
Michael
Schmelling, Edgar
Sexauer
et
l'Institut Max-Planck
for
Nuclear
Physics,
Heidelber
Martin Feuerstack-Raible
Université
de
Heidelberg ville
Harne
Nigel
Université
masculine
versité
Oxford
Abstract
Ceci
papier
présente la
conception
et
la
simulation
Les résultats
des composants pour
la
puce
de lecture
LHCb
pour
le
détecteur de
silicone
verte le
inner
tracking
system,
the
pile-up
veto
trigger
and
the
RICH. prévoit d'utiliser la même puce de lecture pour ces sous-détecteurs. dans les différentes versions, les étapes d'entrée analogiques peuvent varier selon le choix du type de détecteur.
Sections
and
décrire
la
conception
et
la
simulation
results
two
test
La première puce contient différents types de frontends pour le détecteur de sommet et les générateurs de biais de la seconde puce. la section v présente brièvement les plans futurs pour la puce de lecture des salles de velopment pour le LHCb spécification de la puce de lecture La puce de lecture du Beetle contiendra des canaux.
Each
channel
est
constitué
d'un
préamplificateur à
char
sensiti
analog
pipeline
programmable maximum
la-
tency
étapes
avec
des étapes
d'offre de
dérandomisation
intégrées
and
serial
readout for
MHz
read-
out
vitesse. cas utilisant la puce le mode pipeline binaire, la sortie discriminée le shaper stocké dans le pipeline et multiplex binaire rapide utilisé lire la vitesse de puce MHz. Le multiplexage de lecture peut être effectué en particulier modes: pour les données analogiques de vitesse de lecture la plus rapide, quatre ports peuvent utiliser MHz, chacune des canaux de multiplexage.
ports
multiplexing
channels
running
MHz
peut
être
utilisé
pour la
lecture binaire
data. Pour les applications qui ne nécessitent pas de lecture, des canaux de multiplexage à port unique peuvent être utilisés et en particulier des puces de courrier électronique: Edgar [email protected] Figure Layout le BeetleFE-1.0 peut connecter une chaîne de dérivation de la lecture, partageant une seule ligne de lecture. ajouter le chemin de données en pipeline les signaux combinés quatre discriminateurs voisins, qui sont situés derrière le shaper sont routés la puce.
All
digital
control
and
data
signals are
realized
olt- age
dif
ferential
signals
Le puce programmable via l'interface standard et une autre interface série, mais définie l'exigence de la tolérance au rayonnement due à l'application de la puce.
ith
expected
usage
années
de temps,
ce
qui
conduit
au total accumulé
dose
MRad
order
Originalveröff. in: Travaux du cinquième atelier sur l'électronique pour les expériences LHC
silicon
vertex
pile-up
veto
RICH
inner
detector
trigger
taux de
déclenchement de la
fréquence de prélèvement d'échantillons
par
le tracker
MHz
MHz
readout
speed
La consommation par canal par canal par dose d'irradiation par canal par an MRad MRad kRad MRad détecteur capacitance F/f nécessaire S/N gamme dynamique [électrons] 110.000 45.000 capable Résumé des exigences de la puce de lecture LHCb.
Empty
multiple
les entrées
dépendent de
la
décision du
type
de détecteur
résister à
cette
dose exigeante,
notamment
measures
been
Le processus CMOS standard 0,25 a été choisi, puisque l'expérience récente de la collaboration ne permettait que le décalage minimum du seuil sous irradiation.
Guardrings
been
used
façon systématique
de
minimiser le
taux
unique
ent
fects
[2]. Le concept d'utilisation de courants de biais forcés les étapes analogiques au lieu de fixer les oltages des nœuds a été appliqué, il s'est avéré efficace par exemple résumé des exigences la puce de lecture LHCb montrée dans le tableau Conception et simulation de la puce d'ontend BeetleFE-1.0 La puce BeetleFE-1.0 contient trois ensembles différents étape d'entrée de prototype, dont l'un était destiné à utiliser la puce de lecture Beetle pour le détecteur de verts de silicium et le déclencheur de veto d'accumulation Chacun des trois ensembles se compose de quatre canaux identiques.
the
sets
use
Le
transistor d'entrée
du
dispositif PMOS, alors
que le
le
troisième
ensemble
utilise
le transistor NMOS
Tous
Les valeurs
numériques donnés
font
référence
à
la
troisième
ensemble,
depuis
l'attente la
plus
étroite
match
the
requirements. Le diagramme montre la mise en page de la puce. La taille Les pads d'entrée sont situés sur le côté gauche, les pads de sortie sur le côté droit. Chacun des canaux de l'amplificateur est constitué d'un capteur de charge sensible à l'amplificateur actif CR-RC et d'un dessin schématique ultérieur de cette configuration peut être vu sur la figure.
The
transistors
the
rétroaction les
deux
étapes de
la charge
de tampon sensible
preamplifier
étape de formage
de
l'impulsion
Figure schématique
de principe
the
étape
d'entrée
avec
préamplificateur
de sensibilité
à la charge
followed
acti
CR-RC
pulse
shaping
stage
and
uffer
are
used
adjustable
La cellule d'amplification du préamplifiant et de la forme utilisent la configuration du cascode plié bien établie. bonne approximation du bruit ce circuit d'amplificateur a déterminé le transistor d'entrée du préamplifiant et son biais.
The
power
consumption re-
stricted
the
spécification
du
détecteur
ertex de silicium
par
canal,
pour
lesquels
le
préamplificateur a été
utilisé
optimized. La fonction de bruit thermique l'entrée de capacitance d'entrée peut calculer le pic d'entrée thermique où le pic du temps de pointe, la transconductivité le transistor d'entrée et la transconductivité ulk-source le transistor d'entrée Le bruit peut négliger cette application, car la caractéristique du passage de bande de l'étape de formation atténue les fréquences.
principle,
the
designer
can
choose
l'heure
de formation
et
la
date
à laquelle
définit
la
géométrie du
transistor et
le
bias
current. La forme de l'impulsion a limité la fréquence de traversée du LHC parce que les besoins de signal en forme retournent à zéro après son accumulation maximale possible. La géométrie peut être optimisée pour le bruit minimum, car augmente proportionnellement tandis que la capacité de la porte (qui contribue à la capacité de charge de l'étape d'amplification) augmente avec 0.88 46.5 /pF 1.13 41.4 /pF 1.38 37.5 /pF 1.63 35.5 /pF 1.88 33.6 /pF incliner la fonction de bruit calculée pour les différents niveaux de consommation choisis qui sont répartis autour des niveaux de bruit optimaux faire une comparaison entre les valeurs de bruit calculées et les mesures.
able
lists
calculated
alues
l'inclinaison
la
fonction
de
bruit pour
Les
paramètres
de
biais différent
fonctionnent
la
consommation
totale d'un
seul
front-end
channel
the
third
set. La fonction de compensation du bruit n'est pas calculée, puisque la disposition finale des diodes de protection d'entrée et des plaquettes d'entrée, qui contribuent considérablement à la capacité d'entrée, n'est pas encore définie. réglages pour le détecteur de bande de silicium Ids = 270uA C(charge) = 10pF consommation d'énergie 1,2mW 25% restant du temps de pointe de la tension de pointe 25ns 25ns temps [s] sortie [V] Figure de réponse fluide signal en forme de delta 11 000 électrons La forme de l'impulsion de l'extrémité avant dépend des réglages de biais le préamplificateur bien le temps constants l'étape de formation.
Figure
shows
example
simu-
lated
pulse
shape
from
signal
11,000
electrons
(which
corresponds
minimum
Particules ionisantes
le détecteur
de
bande
de
silicium)
avec
des réglages
optimisés pour
le
silicium
détecteur
de bande
Le
bord de
chute
shaped
pulse
leads
acceptable remainder
25%
l'oltage
du
pic
après
le
pic
time. −10 MIP output voltage Peak Voltage vs. Charge d'entrée 1 MIP = 11.000 électrons Figure Voltage de pointe de la sortie de la fonction de frontend de la charge d'entrée MIP 11.000 électrons) pour la capacité de charge (curve supérieure e), et (curve inférieure) Le frontend a été conçu une plage dynamique entre 10 MIP et +10 MIP a exigé les spécifications des sous-détecteurs.
deviation
from
linearity
accepted. Le graphique montre la fonction de haute tension simulée la charge d'entrée pour trois altérations différentes de la capacité de charge. Le gain de l'extrémité avant complète simulé 20.4 mV/MIP 19.0 mV/MIP and 14,5 mV/MIP pour la capacité de charge et respectivement le pic maximum à approximativement 1/(2 t) fréquence de tension de sortie ~1/f Figure Réponse de fréquence l'étape de formage de l'impulsion Réponse de fréquence l'étape de formage de l'impulsion graphique Figure.
expected
pour
la forme
d'impulsion
semi-aussienne,
la
fréquence
balayage
de
la bouteille
max
max
max.
ressemble fortement
à la
valeur
du
pic
=20
obtained
from
the
transient
simulation. type de source de courant de charge maximale petit signal wer taille 1%) consommation de résistance (1) rétroaction opamp 1.06 2.35 (2) opamp feedback and gular cascode output 1.94 2.5 (3) regular cascode 1.93 capacités Spécifications pour les trois options de source de courant différente Conception et simulation du puceau générateur de biais BeetleBG-1.0 Le puceau générateur de biais BeetleBG-1.0 contient différents types de sources de courant, de convertisseur numérique en analogue C), de courant et de structures d'essai qui seront utilisées pour étudier les paramètres de transistors de changement sous irradiation.
Figure
sho
layout
vie
the
La taille de la puce et des composants sont disposés de manière à ce que la puce puisse directement relier l'alliage de puce BeetleFE pour les tests de biais et de coupe avant.
liste
des
trois
types
différents
with
their
simulated
La deuxième utilise également un système de rétroaction opamp pour améliorer la résistance du signal en utilisant le cascode régulier de la sortie. Le troisième choix utilise uniquement le cascode régulier et repose sur le fait que le processus choisi a un décalage d'oltage de seuil minimal et n'aura pas besoin d'une compensation pour les dommages causés par les radiations.
The
nominal
le
retour
de
l'amplificateur
avec
une sortie
de casque
régulière tandis
que les
autres
are
The
oltage uses
R-2R-ladder configuration
with =
1% at 70 k
internal resistance = 2.5 k = 5%
at 32 k
offset voltage = 1.2 m
output [V]
load resistance [10E4 Ohms]
Figure
Output
oltage
the
voltage
(LSB
définit
la
courbe
supérieure
et
fset
voltage
versus
the
load
resis-
débit
de résolution de
bronzage
et
gamme de
sortie
from
rail
rail,
that
from
2.5
The
3.0
resistors are
the
dif
fusion
type. La consommation de la figure montre le graphique de la tension de sortie pour la fonction de la résistance à la charge la moins significative. modifier la résistance à la charge de sortie simulée La courbe de ce diagramme est la résistance de compensation, qui a une valeur acceptable 1.2 La différentielle non-linearité a causé la résistance que les commutateurs simulent La résolution sera abaissée pour la version finale, la résolution élevée cette version prototype a été choisie Apprendre sur les défauts d'incohérence de cette technologie I = 1,16uA Delta = 1% Delta = 2% courant de fuite 6.5nA courant de sortie pour le courant de sortie de 1bit [A] tension de charge [V] Figure courant de sortie le courant (ensemble LSB) par rapport au courant de charge (curve supérieure) et courant de fuite simulé (curve basse) Le courant se compose de transistors PMOS conventionnels avec rapport W/L 0.6 m/3 optimize the current source the LSB.
Each
bit
switches
parallel
transistors,
acting
current
source. Le graphique montre le courant de sortie simulé pour la fonction d'ensemble LSB la tension de charge. changement se produit charge 1.5 The wer curve the plot sho the simulated leakage current 6.5 nA, which can neglected this application. Pour la résolution de l'oltage prévue plus petite, la version finale, le courant de fuite de l'étude et le déséquilibre du transistor effectueront cette ersion prototype.
The
test
Les structures
contiennent
une
taille
minimale
conventionnelle
Les
transistors
PMOS
et NMOS, PMOS
et
NMOS
transis-
tor
with
edgeless
layout
et
des transistors conventionnels
Les
mêmes
facteurs géométriques
allouent
les
contours
transis-
tors. En outre, le transistor d'entrée NMOS considérable utilisé dans le troisième ensemble, le BeetleFE-1.0, a été ajouté. L'irradiation comportementale étudiera ces vices et comparera les résultats obtenus à partir d'autres procédés. Les étapes futures sont prévues pour soumettre d'autres composants à la fin de 1999, qui comprennent l'itération du frontend, l'étape de comparateur de générateur d'impulsions d'étalonnage, l'arrayage de condensateur de pipeline, y compris le multiplexe logique de contrôle de pipeline avec le plan fer de sortie soumettre la première version de la puce de lecture complète en octobre 2000.
final
version
that
can
l'expérience
LHCb
a
été utilisée,
doit
être présentée
the
end
2001. Les rapports d'état seront accessibles [1].Références [1] Feuerstack-Raible, Chip de lecture des scarabées pour le LHCb, http://wwwwasic.ihep.uni-heidelber g.de/lhcb [2] Faccio al., otal Dose et faits d'événement unique (SEE) 0,25 CMOS échnology CERN/LHCC/98-36 [3] Fallot-Burghardt, CMOS Mix ed-Signal Readout Chip pour les détecteurs de microstrip HERA-B, Ph.D.