Entwurf eines Prototypen Frontend und Bias Generator für einen neuen Readout-Chip für LHCb
ESIGN
RÖT
Aufschlag
Und
IAS
ENERA
Für
EADUT
HIP
Für
LHC
Niels
Bakel,
Fahrwagen
der
Marke
Kostenlos
Univ
Schwierigkeiten
Amsterdam
NIKHEF
Karl-T
asso
aufflächen,
Michael .
Schmelzen,
Edgar .
Sexauer
Max-Planck-Institut
für
Kernenergie
Physik,
Heidelber
Das ist Martin.
Feuerstack-Raible
Uni
Versität
Heidelberg
Stadt
Harne
Nigel .
Smale
Uni
Versität
Oxford
Abstrakt
Das hier .
Papier
Geschenke
die
Entwurf
und
Simulation
Ergebnisse
Komponenten
für
LHCb
Auslesen
Chip
für
die
Silizium
Verte
Detektor
die
Inneres
Verfolgung
System,
die
Aufbau
Veto
Auslöser
und
die
In den verschiedenen Versionen können sich die analogen Eingabephasen je nach Auswahl des Detektortyps verändern.
Abschnitte
und
Beschreibung
die
Entwurf
und
die
Simulation
Ergebnisse
Zwei
Prüfungen
Der erste Chip enthält verschiedene Arten von Frontenden für den Spitzendetektor und die zweiten Chip-Bias-Generatoren.
Jeder
Kanal
besteht aus
Schäden
Empfindlichkeit
Vorverstärker
Puls
Schalter
analoge
Pipeline
Programmierbar
Höchstbetrag
- Was ist das?
tency
Stufen
mit
integriert
derandomisieren
Gebühren
Stufen
und
Serien
Auslesen
für
MHz
Lesen Sie...
Auswärts
Schnellheit. Fall mit dem Chip der binäre Pipeline-Modus, die diskriminierte Ausgabe der in die Pipeline gespeicherte Shaper und der benutzte schnelle binäre Multiplex lesen die Chipgeschwindigkeit MHz. Lesen-Multiplexing kann insbesondere Modi durchgeführt werden: Für die schnellsten Lesgeschwindigkeiten analoge Daten können vier Ports MHz verwenden, jeweils Multiplexing-Kanäle.
Häfen
Multiplikation
Kanäle
Laufen
MHz
kann
Gebrauch
für
Auslesen
binäre
Daten. Für Anwendungen, die keine Lesung benötigen, können Single-Port-Multiplexing-Kanäle verwendet werden und insbesondere E-Mail-Chips: Edgar [email protected] Figure Layout der BeetleFE-1.0 kann die Uild-Reading-Daisy-Kette verbinden, die eine einzelne Lesungslinie teilt.
Alle .
Digitale
Steuerung
und
Daten
Signale
sind
realisiert
- Ich weiß nicht.
Alter
Differentierung
Ferenzielle
Signale
Der Chip kann über die Standard-Schnittstelle und eine andere serielle Schnittstelle programmiert werden, jedoch die Anforderungen der Strahlungsverträglichkeit durch die Anwendung des Chips definiert werden.
Ich habe keine Ahnung.
erwartet
Gebrauch
Zeit
Jahre,
Das hier .
Anleitungen
Gesamtzahl
gesammelt
Dosis
MRad
Ordnung
Originalveröff. in: Arbeiten des fünften Workshops über Elektronik für LHC-Experimente
Silizium
Spitze
Aufbau
Veto
RICH
Inneres
Detektor
Auslöser
Tracker
Probenahme
Frequenz
MHz
Auslöser
Rate
MHz
Auslesen
Geschwindigkeit
max. pro Lüftung max. Latenz mehrere entferne Folge Trigger ja langsame Steuerung Interf Ace Anzahl von Kanälen 220.000 400.000 220.000 Erall Lesepitch max. Wer Verbrauch pro Kanal pro Kanal pro Kanal pro Strahlungsdosis pro Jahr MRad MRad kRad MRad Detektor Kapazität F/f erforderlich S/N dynamischen Bereich [Elektronen] 110.000 45.000 in der Lage Zusammenfassung der Anforderungen der LHCb Lesechip.
Leere
mehrfache
Eintragungen
abhängig
die
Detektor
Typ
Entscheidung
Widerstand
Das hier .
Anspruchsvolle
die Dosis,
Sieb
in der Vergangenheit
Maßnahmen
war
Im Rahmen der Zusammenarbeit wurde der Standard 0.25 CMOS-Prozess ausgewählt, da in der jüngsten Erfahrung nur die Mindestschwelle der Strahlungsspannung verschoben wurde.
Bewahrungsringe
war
Gebrauch
systematisch
Auf die Art und Weise
Minimieren
die
Rate
Einzelne
ent
Wirklichkeiten
[2] Das Konzept der Verwendung von Zwangsverschiebungströmen, die analogen Stufen anstelle der Festsetzung von Knoten-Oldages angewendet wurden, hat sich als erfolgreich erwiesen, z. B. Zusammenfassung der Anforderungen der LHCb-Lesechip in der Tabelle Design und Simulation der BeetleFE-1.0-Ontend-Chip Der BeetleFE-1.0-Chip enthält drei verschiedene Sets pro-to-type-Eingabe-Stage, einer der den Beetle-Lesechip für den Silizium-Vertex-Detector und den Stack-up-Veto-Trigger verwendet hat. Jede der drei Sets besteht aus vier identischen Kanälen, die alle Kanäle studieren.
die
Sätze
Gebrauch
PMOS
Gerät
Eingabe
Transistor
in der Erwägung,
die
dritte
Satz
Verwendungszwecke
NMOS
Transistor
Alle .
numerische
Werte
Gebrauch
belo
Referenz
die
dritte
gesetzt,
seit
erwartet
die meisten
in der Nähe
Schnittstelle
die
Auf der anderen Seite befinden sich die Eingabeplatten auf der linken Seite, die Ausgabeplatten auf der rechten Seite. Die übrigen Platten werden für Sondezwecke und zur Versorgung verwendet. Jeder der Verstärkerkanäle besteht aus einem Ladungssensitiv-Vorverstärker aktiven CR-RC-Shapper und einer anschließenden schematischen Zeichnung.
Die
Transistoren
die
Rückmeldung
beides
Stufen
Buffer
Belastungsempfindlich
Vorverstärker
Pulsformung
Stufe
Abbildung
Grundsatz
schematisch
die
Eingabe
Stufe
mit
Gebühren
Empfindlichkeit
Vorverstärker
gefolgt
Vergütung
CR-RC
Puls
Gestaltung
Stufe
und
Gebühren
sind
Gebrauch
Regulierbar
Die Opampzelle des Preamplifiers und des Shapers nutzen die gut etablierte, gefaltete Cascode-Konfiguration. Gute Annäherung des Lärms dieser Verstärkerkreislauf bestimmt den Eingangstransistor des Preamplifiers und seine Verzerrung.
Die
Kraft
Verbrauch
Das ist nicht ...
gestrichen
die
Silizium
Ertex
Detektor
Spezifikation
pro Jahr
Kanal,
für
die
die
Vorverstärker
hat
war
Die thermische Lärmfunktion, die Eingangskapazität, die Eingangskapazität, kann den thermischen Eingangspik berechnen, wo die Spitzenzeit erreicht ist, die Transleitung, der Eingangstransistor und der Ulk-Source-Transleitung, der Eingangstransistor Der Lärm kann diese Anwendung vernachlässigen, da die Band-Pass-Charakteristik die Formungsphase die Frequenzen abschwächt.
Grundsatz,
die
Designer
kann
wählen
die
Gestaltung
Zeit
und
die
die
definiert
die
Transistor
Geometrie
und
die
Vorurteile
Die Geometrie kann für den geringsten möglichen Aufbau von Geräuschen optimiert werden, da die Gate-Kapazität proportional steigt, während die Gate-Kapazität (die zur Belastungskapazität die Verstärkungsphase beiträgt) mit zunehmendem Verminderung steigt.
in der Lage
Liste
Berechnet
Vergütung
die
Steigung
die
Geräusch
Funktion
für
Differentierung
Färent
Vorurteile
Einstellungen
Funktion
die
Gesamtzahl
Wer ist es?
Verbrauch
für
Einer von ihnen
Frontend
Kanal
die
dritte
Set. Die Ausgleichsfunktion des Lärms wird nicht berechnet, da das endgültige Layout die Eingangsschutzdioden und die Eingangspads, die eine beträchtliche Menge zur Eingangskapazität beitragen, noch nicht definiert ist. Einstellungen für den Siliziumstreifendetektor Ids = 270uA C(last) = 10pF Stromverbrauch 1.2mW 25% Rest der Spitzenspannung Spitzenzeit 25ns 25ns Zeit [s] Ausgang [V] Abbildung flüssiger Reaktionssignal delta-förmig 11.000 Elektronen Die Pulsform des Frontendes hängt von der Verzerrungseinstellung des Vorverstärkers und die Zeit konstantiert die Formungsphase.
Abbildung
Anzeigen
Beispiel
- Das ist nicht wahr.
Vergesselt
Puls
Form
von
Signal
11.000
Elektronen
(die
entspricht
Mindestwert
ionisierende
Partikel
die
Silizium
Streifen
(Detector)
mit
Optimiert
Einstellungen
für
die
Silizium
Streifen
Detektor
Die
Stürzen
Kante
die
geformt
Puls
Anleitungen
akzeptabel
übrige
25%
die
Spitze
Ausrüstung
nach
die
Höchstgeschwindigkeit
Zeit. −10 MIP Ausgangsspannung Spitzenspannung vs. Eingabeladung 1 MIP = 11.000 Elektronen Abbildung Spitzenspannung die Ausgangsspannung die Frontend-Funktion die Eingabeladung MIP 11.000 Elektronen) für die Lastkapazität (oben Kurve e) und (niedrigere Kurve) Das Frontend wurde dynamischen Bereich zwischen 10 MIP und +10 MIP entworfen.
Abweichung
von
Linearität
Auf der Abbildung wird die simulierte Spitzenspannungsfunktion gezeigt. Die Eingangsladung für drei verschiedene Bereiche erhöht die Belastungskapazität. Der Gewinne der vollständigen Front wurde 20,4 mV/MIP 19,0 mV/MIP und 14,5 mV/MIP für die Belastungskapazität simuliert und die Spitzenspitze beträgt ungefähr 1/(2 t) Ausgangsspannungsfrequenz ~1/f Abbildung Frequenzreaktion der Pulsformationsphase Die Frequenzreaktion der Pulsformationsphase ist in der Abbildung dargestellt.
erwartet
für
Halb- und Halb-Haustier
Puls
Form,
die
Frequenz
durchsuchen
Schneller
Höchstbetrag
max.
Spitze
Das hier .
in der Nähe
ähnelt
die
Wertschöpfung
für
Spitze
= 20
Erhaltene
von
die
Übergangszeit
Simulation. Typ Stromquelle maximale Belastung kleiner Signalwer Größe 1%) Widerstandsverbrauch (1) Opamp-Feedback 1.06 2.35 (2) Opamp-Feedback und Gular-Cascode-Ausgang 1.94 2.5 (3) Regelmäßig-Cascode 1.93 Kapazität Spezifikationen für die drei unterschiedlichen Stromquelleoptionen Design und Simulation des BeetleBG-1.0-Bias-Generator-Chips Der Bias-Generator-Chip BeetleBG-1.0 enthält verschiedene Arten von Stromquellen, Digital-to-Analog-Konverter C), Strom- und Prüfstrukturen, die verwendet werden, um die Veränderungstransistorparameter unter Bestrahlung zu untersuchen.
Abbildung
Schneller
Layout
Wettbewerb
die
Die Größe des Chips und der Komponenten sind so gestaltet, dass der Chip den BeetleFE-Chip-Allo für die Frontend-Bias- und Kopplungstests direkt verbinden kann.
in der Lage
Liste
die
Drei
Unterschiedlich
Typen
mit
ihre
simuliert
Die aktuelle Quelle (1) verwendet Opamp-Feedback. Die zweite verwendet auch Opamp-Feedback-System, um den kleinen Signalwiderstand zu verbessern, indem sie den regulären Cascode der Ausgabe verwendet. Die dritte Wahl verwendet nur den regulären Cascode und beruht auf der Tatsache, dass der gewählte Prozess eine Mindestschwelle hat und keine Entschädigung für Strahlungsschäden benötigt.
Die
Nennwert
Schädigung
Vermietung
die
Opamp
Rückmeldung
mit
Regelmäßig
Kasskode
Ausgabe
in der Erwägung,
die
andere
sind
Die
Ausrüstung
Verwendungszwecke
R-2R-Leiter
Konfiguration
mit
= 1% bei 70 k
innerer Widerstand = 2,5 k
= 5% bei 32 k
Offsetspannung = 1,2 m
Ausgang [V]
Lastwiderstand [10E4 Ohm]
Abbildung
Ausgabe
Ausrüstung
die
Spannung
(LSB)
Satz
die
oberen
Kurve
und
fset
Spannung
Gegenwärtig
die
Belastung
die Resis-
Tanz
Entschließung
ein Stück
und
Ausgabe
Reichweite
von
Eisenbahn
Eisenbahn,
Das
von
2.5
Die
3,0
Widerstände
sind
die
Differentierung
Verschmelzung
Typ. Der Verbrauch der Abbildung zeigt die Abbildung der Ausgangsspannung für die am wenigsten signifikante Bit-Set-Funktion der Belastungswiderstand. ändern Sie die Ausgangsspannung simulierten Belastungswiderstand Die Abbildung dieser Abbildung zeigt die Offset-Widerstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstandswiderstand
Jeder
ein Stück
Schalter
Parallel
Transistoren,
Schauspieler
Strom
Quelle. Abbildung zeigt den simulierten Ausgangsstrom für die LSB-Set-Funktion die Belastungsspannung. Veränderung tritt Belastung auf. 1.5 Die Kurve des Plots wird durch den simulierten Leakagestrom 6.5 nA, der diese Anwendung vernachlässigen kann.
Die
Prüfungen
Strukturen
enthalten
Mindestwert
Größe
Vergütung
Luftversorgung
PMOS
und
NMOS
Transistoren,
PMOS
und
NMOS
Übergang
Schäden
mit
Schrumpflos
Layout
und
Vergütung
Luftversorgung
Transistoren
mit
die
die gleiche
Fecti
Geometrische
Vergütung
die
Schrumpflos
Übergang
Die Behaviour-Bestrahlung wird diese Fehler untersuchen und Ergebnisse, die aus anderen Prozessen erzielt werden, vergleichen. Zukunfts Meilensteine sollen weitere Komponenten Ende 1999 vorlegen, darunter Iteration der Frontend, Kalibrierimpulsgenerator-Vergleichsphase, Pipeline-Kondensator-Array, einschließlich Pipeline-Steuerungslogik-Multiplex mit Ausgang Fer-Plan, die erste Version vollständiger Lese-Chips im Oktober 2000 vorlegen.
endgültig
Veröffentlichung
Das
kann
Gebrauch
die
LHCb
Experiment,
sollte
eingereicht
die
Ende
2001. Statusberichte sind verfügbar [1]. Referenzen [1] Feuerstack-Raible, Beetle Readout Chip für LHCb, http://wwwasic.ihep.uni-heidelber g.de/lhcb [2] Faccio al., otal Dose und Single Event Fakten (SEE) 0.25 CMOS Echnology CERN/LHCC/98-36 [3] Fallot-Burghardt, CMOS Mix ed-Signal Readout Chip für die Microstrip Detektoren HERA-B, Ph.D.