Conception d'un filtre Analogique / Numérique

Rapport de stage 2012 - 2013 Master Electronique Vision Automatique Université de Bourgogne Advanced Hardware Architectures Université Polytechnique de Catalogne(Espagne) Sous la responsabilité de Jordi COSP VILELLA ZHANG Xipeng A HA Conception d'un filtre Analogique / Numérique 2 Remerciements Effectuer mon stage de fin d’études parmi le groupe de chercheurs de l’AHA de l'Université Polytechnique de Catalogne a été une étape importante dans mon cursus. J'ai reçu un accueil chaleureux de la part des personnes du groupe. L'intégration au sein du groupe s'est faite rapidement et dans les meilleurs conditions. Je remercie vivement Jordi COSP VILELLA qui m’a encadré et guidé tout au long de ce stage, pour sa disponibilité, ses explications qui m’ont aidé à réaliser mon travail. Mes remerciements vont aussi à tous les enseignants, chercheurs et stagiaires du groupe AHA pour leur accueil chaleureux et leur enthousiasme au travail. Enfin, je remercie Stéphane BINCZAK de m’avoir permis de réaliser mon stage de fin d’études à Barcelone. 3 Sommaire Remerciements ............................................................................. 2 Sommaire ........................................................................................ 3 Table des illustrations ................................................................ 5 I. Introduction ................................................................................ 7 II. Présentation du groupe Advanced Hardware Architectures ............................................................................ 8 1. Introduction ...................................................................................... 8 2. Sujets d’intérêts ................................................................................ 8 III. Filtre Analogique / Numérique ......................................... 9 1. Description ........................................................................................ 9 2. Matériels utilisés et composants du filtre ....................................... 10 2.1. Matériels utilisés ............................................................................................ 10 2.2. Composants du filtre ..................................................................................... 11 IV. Serial Peripheral Interface ............................................... 12 1. Introduction .................................................................................... 12 2. Interface ......................................................................................... 12 3. Description du bus .......................................................................... 13 4. Fonctionnement ............................................................................. 14 5. Mode de fonctionnement ............................................................... 14 V. Contrôle des potentiomètres numériques programmables .................................................................... 16 1. Potentiomètres numériques programmables MCP 4251 .............. 16 1.1. Description ..................................................................................................... 16 1.2. Fonctionnement des broches ........................................................................ 17 1.3. Réseau de résistances .................................................................................... 17 1.4. Calcul de résistance ....................................................................................... 18 4 1.5. Ecriture de donnée ........................................................................................ 18 2. Contrôleur du MCP 4251 ................................................................. 20 2.1. Description ..................................................................................................... 20 2.2. Conception VHDL ........................................................................................... 20 3. Test de la performance du potentiomètre numérique programmable ........................................................................................................... 22 VI. Étude du filtre en valeur de résistance fixe ................ 24 1. Analyse du filtre .............................................................................. 24 2. Choix de l’amplificateur .................................................................. 29 VII. Conversion des signaux analogique en numérique et vice versa ................................................................................ 30 1. Conversions Analogique Numérique ............................................. 30 1.1. Description ..................................................................................................... 30 1.2. Préamplificateur ............................................................................................ 32 1.3. Convertisseur Analogique Numérique .......................................................... 33 2. Conversion Numérique Analogique ................................................ 34 3. Contrôleur du Convertisseur Analogique Numérique et Numérique Analogique .......................................................................................... 36 VIII. Contrôle de la Phase ........................................................ 40 1. Description ...................................................................................... 40 2. Détection de phase ......................................................................... 41 3. Commande du potentiomètre ........................................................ 46 IX. Analyse du filtre analogique numérique ..................... 48 1. Assemblage des différents composants du filtre ............................. 48 2. Analyse du filtre .............................................................................. 49 X. Conclusion ............................................................................... 52 Références - Bibliographie ..................................................... 53 5 Table des illustrations Tableau 1 : Mode de fonctionnement du bus SPI ........................................................ 14 Tableau 2 : Exemple des données d’écriture ................................................................ 19 Tableau 3 : Tableau de mesures .................................................................................. 26 Tableau 4 : Gain de l’amplificateur .............................................................................. 33 Tableau 5 : Relevé des caractéristiques du filtre analogique numérique .................... 50 Figure 1 : Représentation du filtre Analogique / Numérique «Maitre » et «Esclave » ...................................................................................................................................... 10 Figure 2 : Carte Digilent FX2-BB ................................................................................... 11 Figure 3 : Interface du bus de communication SPI ....................................................... 13 Figure 4 : Exemple de transmission de données sur bus SPI dans différent mode ...... 15 Figure 5 : Vue de l’encapsulation et du block diagramme MCP 4251 [2] ................... 16 Figure 6 : Schéma du réseau de résistances [2] .......................................................... 18 Figure 7 : Format de commande SPI [2] ...................................................................... 19 Figure 8 : Ecriture d'une donnée en mode (0,0) sur bus SPI [2] .................................. 19 Figure 9 : Simulation du contrôleur du composant MCP 4251 .................................... 21 Figure 10 : Montage de mesure de la tension du potentiomètre ................................ 22 Figure 11 : Tension en fonction de la valeur de la résistance (cycle 0 KOhm - 10 KOhms - 0 KOhm) ......................................................................................................... 23 Figure 12 : Tension en fonction de la valeur (illustration de la stabilité) .................... 23 Figure 13 : Structure du filtre de la partie analogique ................................................. 24 Figure 14 : Evolution du gain et de la phase en fonction de la fréquence d'entrée du signal ............................................................................................................................ 26 Figure 15 : Signaux d’entrée (jaune) et de sortie (bleu) à 1kHz .................................. 28 Figure 16 : Signaux d’entrée (jaune) et de sortie (bleu) à 11kHz ................................ 28 Figure 17 : Signaux d’entrée (jaune) et de sortie (bleu) à 5kHz .................................. 28 Figure 18 Amplificateur LM 833 ................................................................................... 29 Figure 19 Amplificateur MCP 6024 .............................................................................. 29 Figure 20 : Interface du circuit de conversion analogique numérique [3] ................... 31 Figure 21 : Commande de l’amplificateur [3] .............................................................. 32 Figure 22 : Conversion analogique numérique [3] ....................................................... 34 Figure 23 : Interface du circuit de conversion numérique analogique [3] ................... 35 Figure 24 : Commande conversion numérique analogique [3] .................................... 36 Figure 25 : Simulation du contrôleur des convertisseurs ............................................. 38 6 Figure 26 : Conversion avec signal sinusoïdal .............................................................. 39 Figure 27 : Conversion avec signal carré ...................................................................... 39 Figure 28 : Conversion avec signal triangulaire ........................................................... 39 Figure 29 : Cycle de contrôle de phase ......................................................................... 41 Figure 30 : Front montant de a et de x au même moment .......................................... 43 Figure 31 : Front descendant a et de x au même moment .......................................... 43 Figure 32 : Front descendant de a et front montant de b au même moment ............ 43 Figure 33 : Détecteur de front montant et descendant ............................................... 44 Figure 34 : Résultat du détecteur de front montant .................................................... 44 Figure 35 : Résultat du détecteur de front descendant ............................................... 45 Figure 36 : Changement de la fréquence centrale ...................................................... 46 Figure 37 : Connexion des composants ........................................................................ 48 Figure 38 : Evolution du gain et de la phase ................................................................ 50 Figure 39 : Evolution de la valeur de résistance du potentiomètre ............................. 50 Figure 40 : Fréquence à 3.3 kHz ................................................................................... 51 Figure 41 : Fréquence à 5 kHz ...................................................................................... 51 Figure 42 : Fréquence à 10.4 kHz ................................................................................. 51 Figure 43 : Fréquence à 3.3 kHz ................................................................................... 51 Figure 44 : Fréquence à 5 kHz ...................................................................................... 51 Figure 45 : Fréquence à 10.4 kHz ................................................................................ 51 7 I. Introduction J’ai réalisé mon stage de fin d’étude à l’Université polytechnique de Catalogne à Barcelone. Ce stage m’a apporté une expérience professionnel, a enrichie mes connaissances, et a approfondi mes compétences dans le domaine du traitement du signal. Le projet réalisé lors de ce stage s’intitule «conception, simulation et réalisation d’un filtre Analogique / Numérique ». Nous voulons fabriquer un système de filtrage constitué de deux filtres dont la fréquence centrale est réglable, deux filtres analogiques numériques identiques qui ont la même caractéristique sont ainsi utilisés, le filtre principal que nous appelons « maître », et le filtre auxiliaire que nous appelons « esclave », le « maître » permet de régler la fréquence centrale du filtre, le « esclave » est utilisé pour filtrer le signal inutile et d’obtenir une réponse de sortie utile. La réalisation du filtre « maître » est le but de notre projet. Ce filtre est réglé par des potentiomètres numériques programmables, afin d’avoir la fréquence central du filtre qui est la même que celle du signal d’entrée (signal de référence). Le signal d’entrée et de sortie du filtre ont la même phase au même moment. C’est-àdire qu’il n’y a pas de déphasage entre le signal d’entrée et de sortie du filtre. Plus précisément, il s’agit de concevoir la partie de contrôle numérique du filtre pour annuler le déphasage entre les signaux. La partie analogique a déjà été conçue par Jordi COSP et Herminio MARTÍNEZ dans l’article « Observation of Chaotic Behavior in Automatic Tuning Loops for Continuous-Time Filters » [1]. Mon travail principal consiste à développer un circuit numérique qui détecte le déphasage des signaux d’entrée et de sortie du filtre, et de contrôler les potentiomètres numériques programmables en fonction de ce déphasage. La conversion du signal analogique en signal numérique est aussi une partie de mon projet. Dans ce rapport, je vais d’abord présenter notre groupe de travail AHA, et ses sujets d’études, puis décrire le travail que j’ai réalisé ainsi que les processus de conception, puis afficher les résultats des tests, et enfin faire un résumé. 8 II. Présentation du groupe Advanced Hardware Architectures 1. Introduction Le groupe Advanced Hardware Architectures (AHA) est une équipe constituée d'enseignants et de chercheurs du département d'ingénierie électronique (DEE) de l'Université Polytechnique de Catalogne (UPC) à Barcelone, en Espagne. Leurs domaines d'activité comprennent la recherche, le développement et la mise en œuvre de systèmes électronique avancés de traitement de l'information. 2. Sujets d’intérêts Les principaux sujets d'intérêts sont indiqués dans la liste suivante :  Conception VLSI (Very-Large-Scale Integration, Intégration à très grande échelle) numérique, analogiques et à signaux mixtes  Conception de systèmes numériques hauts niveaux  Modèles de Soft Computing (réseaux neuronaux artificiels, systèmes intelligents flous, systèmes évolutif et bio-inspirés)  Conception de microprocesseur et de DSP pour systèmes embarqués  FPGA et systèmes intégrés programmables (systèmes sur puce - SOC)  Traitement d'image 9 III. Filtre Analogique / Numérique 1. Description L’objectif de mon projet est de concevoir un filtre passe bande Analogique / Numérique dont la fréquence centrale est réglée par un contrôleur digital. Pour réaliser ceci, l’idée est de rendre la fréquence centrale du filtre égale à la fréquence du signal d’entrée. Nous savons que si la fréquence du signal d’entrée et la fréquence centrale du filtre sont égaux, le déphasage des signaux d’entrée et de sortie du filtre sera nul. Sinon il existe un déphasage entre les signaux d’entrée et de sortie du filtre. Donc le déphasage est une condition de test pour vérifier l’égalisation de la fréquence du signal d’entrée et la fréquence centrale du filtre. La fréquence centrale d’un filtre est en fonction des valeurs des résistances et des condensateurs présents en son sein. Dans le circuit du filtre de notre projet, tous les condensateurs ont la même valeur, de plus la valeur des condensateurs ne varie pas. La résistance qui détermine la fréquence centrale est réalisée par un potentiomètre numérique programmable, qui peut être contrôlée par un bus SPI master. La modification de la valeur de résistance de ce potentiomètre nous permet donc de faire varier la fréquence centrale du filtre. Pour atteindre le but de notre projet, nous devons concevoir un contrôleur de phase qui détecte le déphasage et change la valeur du potentiomètre. Le problème est illustré ci-dessous. 16 V. Contrôle des potentiomètres numériques programmables Pour réaliser notre filtre, nous avons besoin des potentiomètres numériques programmables pour faire varier les valeurs de résistance interne du filtre, afin de modifier la fréquence centrale du filtre. Dans notre projet, nous avons utilisé le composant MCP 4251. 1. Potentiomètres numériques programmables MCP 4251 1.1. Description Le composant MCP 4251 qui fournit deux réseaux de résistances a pour 8 bits de résolution, la valeur des résistances varient entre 0 est 10 kOhms. Ce composant est programmé par un bus SPI. Nous avons besoin d’une interface SPI master pour contrôler ce composant. La vue de l’encapsulation et du block diagramme du composant MCP 4251 sur la figure suivant : Figure 5 : Vue de l’encapsulation et du block diagramme MCP 4251 [2] 17 1.2. Fonctionnement des broches  CS : commande de sélection, actif à l’état bas  SDI : l’entrée de donnée en série, le maître transmet des données à l’esclave via cette ligne  Extrémités B des potentiomètres : les bornes P0B et P1B sont reliées à l'intérieur à l’extrémité B des potentiomètres. La tension appliquée sur ces bornes P0B et P1B doit être comprise entre VSS et VDD, soit 0 V et 5 V.  Extrémités W (Wiper, curseur en français) des potentiomètres : les bornes P0W et P1W sont reliées à l'intérieur à l’extrémité W des potentiomètres. Le curseur permet de régler la valeur numérique du potentiomètre.  Extrémités A des potentiomètres : les bornes P0A et P1A sont reliées à l'intérieur à l’extrémité A des potentiomètres. La tension appliquée sur la borne A doit être comprise entre VSS et VDD.  SHDN : La broche SHDN est utilisée pour forcer le réseau de résistances à être dans l'état d'arrêt du matériel. 1.3. Réseau de résistances Le réseau de résistances a une résolution de 8 bits. Le réseau de résistances est composé de 256 résistances identiques, chaque résistance est d’environ 39 Ohms. Le curseur (W) se déplace le long de l’échelle pour sélectionner la valeur souhaitée. La représentation de ce réseau est indiquée dans la figure en dessous. 18 Figure 6 : Schéma du réseau de résistances [2] 1.4. Calcul de résistance La valeur de la résistance entre les points W et B est représentée par la fonction suivante. R WB = +R W avec N = 0 à 256 (décimal), R W =75 Ω Fonction de Calcul R WB 1.5. Ecriture de donnée La commande d’écriture de données comporte 3 champs : 4 bits de l’adresse, 2 bits du mode, et 10 bits de données. Les deux bits de poids fort des données sont ignorés par le composant. 19 Figure 7 : Format de commande SPI [2] Pour écrire une donnée dans MCP 4251, les bits de mode doivent être 00, ce qui signifie en mode écriture. L’adresse mémoire permet de choisir entre les deux réseaux de résistance. Si l’adresse mémoire est 0000, le réseau 0 est activé, si l’adresse mémoire est 0001, le réseau 1 est activé, comme dans le tableau suivant : Address Command Data (10-bits) SPI String (Binaire) Value Function 00h Wiper 0 Ecriture nn nnnn nnnn 0000 00nn nnnn nnnn 01h Wiper 1 Ecriture nn nnnn nnnn 0001 00nn nnnn nnnn Tableau 2 : Exemple des données d’écriture Le mode de communication du bus SPI est (0,0), les données sont transmises sur le front montant de SCK comme sur la figure suivante. Figure 8 : Ecriture d'une donnée en mode (0,0) sur bus SPI [2] 20 2. Contrôleur du MCP 4251 2.1. Description Nous avons conçu un contrôleur pour le MCP 4251. Ce contrôleur permet d’affecter une valeur de résistance interne au MCP 4251 par le bus SPI. Il s’agit d’un SPI maître. Nous avons choisi le type de mode de transmission (0,0). Après avoir Analysé le fonctionnement du composant MCP 4251, nous avons décidé d’utiliser un système d’automate à l’état pour décrire l’évolution des signaux. 2.2. Conception VHDL Le programme VHDL du contrôleur du MCP 4251 intègre 3 processus principaux : clk_gen : Ce processus permet de compter le nombre de coups d’horloge du système et de générer une série de pulsations lentes. Ces pulsations servent à déclencher les changements d’états. Pour régler la vitesse de changement d’état, nous pouvons compter un nombre plus ou moins grand de coups d’horloge du système. Avec cette conception, la vitesse maximale de SCK (horloge du bus SPI) est de 12.5 Mhz avec une horloge système de la carte de 50 Mhz. state_controller_seq : Nous avons divisé le problème en plusieurs étapes, autrement dit en plusieurs états, qui doivent être exécuté dans le bon ordre. Il faut 16 coups d’horloge de SCK pour écrire une valeur sur le composant MCP4251. Dans notre programme, un coup d’horloge SCK est représenté par les états ST_DPP_LD_HI et ST_DPP_LD_LO. state_controller_transitions: l’évolution des signaux sont décrit dans ce processus afin d’avoir les bons signaux au bon moment. Les données transmises au MCP4251 sont décrites dans chaque état. Un aperçu de la simulation de ce composant est représenté sur la figure suivante : 21 Figure 9 : Simulation du contrôleur du composant MCP 4251 22 3. Test de la performance du potentiomètre numérique programmable Pour assurer le bon fonctionnement du filtre dans notre projet, nous devons vérifier la performance du potentiomètre numérique programmable en changement de valeur de la résistance. Nous avons créé un programme VHDL qui fait varier la valeur de la résistance du potentiomètre de 0 kOhm à 10 kOhms puis revient à 0, par pas de 1 kOhm tous les 100 µs. Nous ajoutons une résistance fixe de valeur 5 kOhms en série avec le potentiomètre, puis nous mesurons la tension sur le potentiomètre comme sur le montage suivant : Figure 10 : Montage de mesure de la tension du potentiomètre Point de mesure 23 Nous voyons la tentions sur le potentiomètre changer tous les 100µs : ça valeur s’incrémente jusqu’à atteindre la valeur maximale lorsque la valeur de la résistance du potentiomètre est maximale, puis la tension décrémente jusqu’à 0, puis un nouveau cycle recommence. La tension est proportionnelle à la valeur de la résistance (figure 11). La valeur de la tension est stable aux changements de valeur de la résistance : le passage d’une valeur à une autre est immédiat (figure 12). Figure 11 : Tension en fonction de la valeur de la résistance (cycle 0 KOhm - 10 KOhms - 0 KOhm) Figure 12 : Tension en fonction de la valeur (illustration de la stabilité) 24 VI. Étude du filtre en valeur de résistance fixe 1. Analyse du filtre Après avoir réussi à contrôler les potentiomètres numériques, nous avons commencé à analyser la partie analogique du filtre qui est sans le contrôleur de phase. La structure du filtre analogique est montrée figure 13 : Figure 13 : Structure du filtre de la partie analogique Dans la structure, les résistances R1, R2 et R3 vont toujours avoir la même valeur, ce qui permet de régler la fréquence centrale du filtre. La valeur de la somme de R4 et de R8 permet de régler le facteur de la qualité du filtre. Nous avons programmé le potentiomètre numérique à 5 KOhms, qui est en série avec une résistance de 4.6 KOhms, donc la résistance totale sur la branche est équivalente à 9.6 kOhms. 25 La fréquence centrale fc du filtre est calculée par la fonction suivante : fc = avec ω0 = Application numérique : fc = = * 103 5 kHz Nous avons injecté un signal sinusoïdal d’amplitude 1 volt à l’entrée du filtre, et nous avons fait varier sa fréquence tout en effectuant les mesures sur le signal de sortie du filtre. Nous avons relevé les mesures dans le tableau 3 et nous avons tracé le graphique suivant : 32 L’amplitude du signal du CAN est de ± 1,25 V, centrée autour de la tension de référence, 1.65V. Par conséquent, la valeur de 1.25V apparaît dans le dénominateur de l’échelle d’entrée analogique. Enfin, le CAN présente une sortie numérique 14 bits complémenté à deux, donc les valeurs sont comprises entre -213 et 213-1. Par conséquent, la valeur est mise à l'échelle par 8192 ou 213. 1.2. Préamplificateur L’action d’amplification est faite par composant LTC6912-1. Le but de l'amplification est de mettre à l'échelle les deux tensions d'entrée sur VINA ou VINB, de sorte qu’elle maximise la plage de conversion du CAN, à savoir 1,65 ± 1,25. Ce composant utilise l’interface de communication SPI. Le gain pour chaque amplificateur est envoyé en tant que mot de commande de huit bits, composé de deux champs de quatre bits, un pour le canal A, et l’autre pour le canal B. Le bit de poids fort, B3, est envoyé en premier, comme montrée sur la figure suivant : Figure 21 : Commande de l’amplificateur [3] 33 Le gain de chaque amplificateur est programmable de -1 à -100, dans notre projet nous utilisons un gain de -1, comme indiqué dans le tableau suivant. Gain A3 A2 A1 A0 Input Voltage Range B3 B 2 B 1 B 0 Minimum Maximum -1 0 0 0 1 0.4 2.9 Tableau 4 : Gain de l’amplificateur 1.3. Convertisseur Analogique Numérique La conversion analogique numérique est assurée par le composant LTC1407A-1. Ce composant a deux voies qui sont échantillonnées simultanément sur front montant du signal AD_CONV. Lorsque le signal AD_CONV passe au niveau haut, le convertisseur converti simultanément deux échantillons des canaux analogiques. Un échantillonnage d’un point du signal analogique commence à partir d’un front montant de AD_CONV jusqu’au prochain front montant de AD_CONV. La fréquence d'échantillonnage maximale est d'environ 1,5 MHz. Chaque échantillonnage se fait en un cycle de 34 coups d’horloge du bus SPI, comme illustré sur la figure suivant : 34 Figure 22 : Conversion analogique numérique [3] Pour tester la conversion analogique numérique, nous avons besoin de faire la conversion numérique analogique, et vérifier que le signal de sortie du Convertisseur Numérique Analogique est le même que le signal d’entrée du Convertisseur Analogique Numérique. Parce que chaque échantillon de conversion du signal analogique est représenté par 14 bits qui sont envoyés bit par bit en 34 cycles d’horloge SCK, il est difficile de connaitre la valeur représentée par un échantillon, donc nous sommes obligé d’utiliser le convertisseur Numérique Analogique. 2. Conversion Numérique Analogique La carte de développement Spartan 3A comprend un convertisseur numérique-analogique à quatre canaux. Les quatre sorties du convertisseur numérique analogique se trouvent sur le connecteur J5 de la carte FPGA, représenté sur la figure ci-dessous : 35 Figure 23 : Interface du circuit de conversion numérique analogique [3] L’action de conversion se fait par le composant LTC2624. Ce composant communique avec le FPGA en utilisant l’interface SPI. Le FPGA transmet les données sur le signal SPI_MOSI, après avoir activé le signal DAC_CS. Apres un cycle de conversion, DAC_CS est désactivé jusqu’à la prochaine conversion. La conversion est faite en 34 coups d’horloge SCK. Le FPGA envoie d'abord huit bits factices, suivies par une commande de quatre bits. La commande la plus couramment utilisée est COMMAND [3:0] = 0011, qui signifie que les données d’entrée du convertisseur sont au format binaire. Suite à la commande, c’est un champ d'adresse de quatre bits. Ensuite, le FPGA envoie une valeur de données non signé de 12 bits que le convertisseur convertit en une valeur analogique sur la sortie sélectionnée. Enfin, quatre bits factices supplémentaire, ce qui donne un mot de commande de 32 bits comme sur la figure suivante : 36 Figure 24 : Commande conversion numérique analogique [3] Chaque valeur de sortie du convertisseur est l'équivalent analogique d'une valeur numérique non signé sur 12 bits, D [11:00], envoyé par le FPGA via l'interface SPI. La tension de sortie spécifique est décrite par l'équation suivante : VOUT = x VREFERENCE avec VREFERENCE = 3.3V 3. Contrôleur du Convertisseur Analogique Numérique et Numérique Analogique Nous avons conçus un contrôleur qui permet de contrôler les convertisseurs, il assure l’action de conversion entre analogique et numérique. 37 Les deux convertisseurs sont synchronisés sur la même horloge SCK, et nous devons envoyer les données numériques sortantes sur le pin T7 du FPGA à l’entrée MOSI du convertisseur numérique analogique. Le Convertisseur analogique numérique convertit le signal d’entrée analogique en un nombre complémenté à 2, alors que le convertisseur numérique analogique prend des valeurs entières non signées, donc nous avons besoin de convertir la valeur qui sort du convertisseur analogique numérique. Les résultats du convertisseur analogique numérique sont représentés sur 14 bits, ces valeurs sont donc comprises entre -8192 et +8191. Pour les convertir en valeurs entières non signées, nous devons leur ajouter 8192, ce qui fait que leur valeur est entre 0 et 16365. Le Convertisseur numérique analogique prend des données numériques sur 12 bits, donc nous prenons les 12 bits de poids fort de la sortie du convertisseur analogique numérique. Nous avons simulé notre programme de contrôleur en VHDL, le résultat est sur la figure 25. 38 Figure 25 : Simulation du contrôleur des convertisseurs 39 Nous avons testé notre programme du contrôle des convertisseurs avec différentes formes de signaux. Le signal converti est en retard sur le signal d’origine, ce temps de retard est dû à la conversion dans les deux sens. Sur les figures cidessous, nous montrons la conversion des différents signaux. Le bon fonctionnement des composants est confirmé. Figure 26 : Conversion avec signal sinusoïdal Figure 27 : Conversion avec signal carré . Figure 28 : Conversion avec signal triangulaire 40 VIII. Contrôle de la Phase 1. Description Le but est de mettre le signal de sortie en phase avec le signal d’entrée. Notre programme en VHDL commence à initialiser le filtre, puis le contrôleur de phase commence à détecter s’il y a un déphasage. Nous avons utilisé le temps de signal d’entrée du filtre comme le référence pour l’action du contrôleur. L’action du contrôleur de phase se décompose en quatre étapes :  Détecter le déphasage : déterminer le déphasage entre les signaux de l’entrée et de la sortie du filtre, identifier si le signal de la sortie est en avance ou en retard.  Calculer la valeur de la résistance : incrémenter la valeur de la résistance de 1 (sa valeur binaire), si le signale de la sortie du filtre est en retard, sinon décrémenter la valeur de la résistance de 1.  Modifier le potentiomètre : affecter la nouvelle valeur au potentiomètre calculée à l’étape précédente.  Attendre la stabilité du filtre : après avoir affecté la nouvelle valeur au potentiomètre, le filtre fonctionne avec une nouvelle fréquence centrale, et il faut attendre un certain temps pour voir si le signal de sortie du filtre est stable. Ensuite le cycle recommence, illustré sur la figure 29. 41 2. Détection de phase La détection du déphasage se fait par un détecteur de phase. Son rôle est de détecter l’existence d’un déphasage et d’identifier la position du signal de sortie par rapport à celui de l’entrée. Nous créons deux signaux a et b : le signal a représente le signal d’entrée, il est à l’état haut lorsque le signal d’entrée est positif, à l’état bas lorsque le signal est négatif. De même le signal b est à l’état haut, lorsque le signal de sortie est positif, et à l’état bas lorsque le signal est négatif. Pour détecter la phase des deux signaux sinusoïdaux, nous pouvons faire la comparaison des signaux a et b en utilisant la fonction ou exclusif. x représente la comparaison entre a et b. Il existe quatre cas, ils sont décrits dans les figures suivantes: Signal d’entrée Détecter le déphasage Calculer la valeur Modifier le potentiomètre Attendre état Stable Figure 29 : Cycle de contrôle de phase 48 IX. Analyse du filtre analogique numérique 1. Assemblage des différents composants du filtre Nous avons relié la partie analogique du filtre, le convertisseur analogique numérique et le contrôleur de phase, comme sur la figure suivante. Figure 37 : Connexion des composants Vin(t) CAN Channel B Channel A Vout(t) Contrôleur Phase Partie Analogique MCP4251 MCP4251 MCP4251 49 2. Analyse du filtre Après avoir réussi la conception de notre filtre analogique numérique, nous avons analysé ce filtre, et relevé les mesures sur différentes caractéristiques :  la fréquence de dans laquelle le filtre peut être réglée est comprise entre 3.3 kHz et 10.4 KHz.  Le gain du filtre est supérieur à 0 dB pour certaines fréquences, cela signifie que l’amplitude du signal de sortie du filtre est supérieur à l’amplitude du signal d’entrée, le signal est amplifié.  Nous constatons sur les relevés que le déphasage entre les deux signaux est toujours à 0, les signaux sont bien en phase.  La valeur de la résistance dans le domaine de fonctionnement du filtre varie entre sa valeur minimale (0 KOhm) et sa valeur maximale (10 KOhm). 50 F(KHz) 3.3 3.6 3.9 4.2 4.5 4.8 5.0 5.2 5.5 5.8 6.1 6.4 6.7 7.0 7.3 7.6 7.9 8.2 8.5 8.8 9.1 9.4 9.7 10.1 10.4 Amplitude (mv) 1900 1560 1400 1260 1180 1100 1000 980 940 900 860 830 816 800 780 760 750 730 720 710 704 696 690 680 680 1,90 1,56 1,40 1,26 1,18 1,10 1.00 0,98 0,94 0,90 0,86 0,83 0,82 0,80 0,78 0,76 0,75 0,73 0,72 0,71 0,70 0,69 0,69 0,68 0,67 Gain(dB) 5,6 3,9 2,9 2,0 1,4 0,8 0,0 -0,2 -0,5 -0,9 -1,3 -1,6 -1,8 -1,9 -2,2 -2,4 -2,5 -2,7 -2,9 -3,0 -3,0 -3,1 -3,2 -3,3 -3,4 Period (ms) 302 276 258 238 222 210 200 193 182 171 163 156 149 143 136 131 126 122 117 113 110 106 103 99 96 Déphasage(°) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Rz (kΩ) 9,67 8,72 7,71 6,88 6,12 5,48 5,07 4,73 4,25 3,79 3,38 3,00 2,70 2,40 2,1 1,83 1,60 1,38 1,20 0,97 0,82 0,63 0,48 0,29 0,14 Fc (KHz) 3,38 3,62 3,92 4,20 4,50 4,78 4,99 5,17 5,45 5,75 6,04 6,35 6,61 6,89 7,20 7,50 7,78 8,07 8,32 8,66 8,90 9,22 9,49 9,86 10,17 Tableau 5 : Relevé des caractéristiques du filtre analogique numérique Figure 38 : Evolution du gain et de la phase Figure 39 : Evolution de la valeur de résistance du potentiomètre -4,0 -2,0 0,0 2,0 4,0 6,0 8,0 3,3 3,9 4,5 5 5,5 6,1 6,7 7,3 7,9 8,5 9,1 9,7 10,4 Gain(dB) Fréquence (KHz) Gain -90 -40 10 60 3,3 3,9 4,5 5 5,5 6,1 6,7 7,3 7,9 8,5 9,1 9,7 10,4 Phase(°) Fréqunce(KHz) phase 0 2 4 6 8 10 3,3 3,9 4,5 5 5,5 6,1 6,7 7,3 7,9 8,5 9,1 9,7 Résistance (KΩ) Fréquence(KHz) R kohms 51 Nous avons comparé les signaux avant et après l’utilisation du contrôleur de phase, et nous avons imprimé les signaux d’entrée du filtre (en jaune) et de sortie du filtre (en bleu) : pour des fréquences de 3.3 kHz (fréquence minimale du filtre analogique numérique), de 5 KHz (fréquence centrale de la partie analogique du filtre) , et de 10.4 kHz(fréquence maximale du filtre analogique numérique) dans les figures suivantes : Avant utilisation du contrôleur de phase Figure 40 : Fréquence à 3.3 kHz Figure 41 : Fréquence à 5 kHz Figure 42 : Fréquence à 10.4 kHz Après utilisation du contrôler de phase Figure 43 : Fréquence à 3.3 kHz Figure 44 : Fréquence à 5 kHz Figure 45 : Fréquence à 10.4 kHz 52 X. Conclusion En conclusion, nous avons présenté dans ce rapport la conception d’un filtres Analogique / Numérique. Nous avons réussi à contrôler sa fréquence centrale par un circuit digital. Ce filtre peut être encore développé. Nous pouvons ajouter un deuxième contrôleur qu’il s’agit un contrôle Q, qui fait régler l’amplitude du signal de sortie du filtre. Nous avons vu l’ensemble des techniques utilisées pour la conversion Analogique Numérique, la communication en SPI, le contrôle de composants, et le traitement du signal. Mes travaux réalisés peuvent être servis à la suite des recherches, par exemple les programmes du contrôle de potentiomètre Digital MCP4251, de contrôle du convertisseur analogique numérique à deux sens, de contrôle de phase. L’ensemble de ces activités réalisées au sein du groupe AHA m’ont permis de consolider mon expérience dans le développement de systèmes électroniques, centré autour de l’environnement Xilinx et autour des FPGAs : aussi bien du point de vue du câblage de cartes et de composants, que du point de vue de la programmation, de la simulation et du test sur FPGA. Ainsi j’ai pu enrichir et approfondir mes connaissances en électronique au travers de ce stage. Ce stage a confirmé mon projet professionnel, qui est de travailler dans le domaine du traitement du signal, en me donnant une vision sur l’ensemble de ce travail et en m’apportant de nouvelles connaissances et compétences dans ce domaine. 53 Références - Bibliographie [1] H. Martinez, J. Cosp and M. Manzanares . “Observation of Chaotic Behavior in Automatic Tuning Loops for Continuous-Time Filters,” Proceedings of the 56th Midwest Symposium on Circuits and Systems (MWSCAS 2013), Columbus, OH, USA, August, 2013. H. Martinez, E. Vidal, A. Canto, A. Poveda, and F. Guinjoan, “BandwidthEnhancement g m-C Filter with Independent ω0 and Q Tuning Mechanisms in Both Topology and Control Loops,” Proceedings of the 2010 IEEE International Symposium on Circuits and Systems (ISCAS’10): pp. 3625–3628, 2010. H. Martinez, E. Vidal, E. Alarcon, and A. Poveda, “Dynamic Modeling of Tunable Analog Integrated Filters for a Stability Study of On-Chip Automatic Tuning Loops,” Analog Integrated Circuits and Signal Processing, vol. 61 (nº 3): pp. 231-246, 2009. [2] MCP4251 7/8-Bit Single/Dual SPI Digital POT with Volatile Memory http://ww1.microchip.com/downloads/en/DeviceDoc/22060b.pdf [3] Spartan-3A/3AN FPGA Starter Kit Board User Guide http://www.xilinx.com/support/documentation/boards_and_kits/ug334.pdf LTC6912 Dual Programmable Gain Amplifiers with Serial Digital Interface http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1154,C1009,C1121,P7596 ,D5359 LTC1407A-1 Serial 14-bit Simultaneous Sampling ADCs with Shutdown http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1155,C1001,C1158,P2420 ,D1295 LTC2624 Quad DAC Data Sheet http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1155,C1005,C1156,P2048 ,D2170 MCP6024 quad operational amplifier http://ww1.microchip.com/downloads/en/DeviceDoc/21685d.pdf Digilent FX2 Breadboard Reference Manual http://www.digilentinc.com/Data/Products/FX2BB/FX2BB_%20rm.pdf Serial Peripheral Interface http://fr.wikipedia.org/wiki/Serial_Peripheral_Interface