Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS

Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 1 Resum El soroll en la xarxa d’alimentació del circuits integrats o Power Supply Noise (PSN) és un dels majors problemes del tecnologies deep-submicron venidores. És, principalment, degut a les impedàncies de l’entramat de línies que distribueixen l’alimentació per tots els subcircuits o cores. A mida que s’avança augmenta la densitat i disminueix la grandària de les portes i/o transistors, així com disminueixen les tensions lògiques de treball. D’aquesta manera s’ha arribat a un moment en què el PSN pot produir problemes seriosos en el bon funcionament del circuit. Per això és que cal identificar i monitoritzar la forma i característiques del PSN, per poder realitzar accions correctores. En aquest document es presenta una implementació d’un monitor de PSN que permetrà mesurar i identificar si la quantitat de soroll en un moment determinat excedeix d’un cert rang, així com realitzar una mesura aproximada de la forma d’aquest soroll. En primer lloc es descriu el circuit del monitor, de caràcter íntegrament analògic, mòdul a mòdul. Posteriorment es mostren dos possibles implementacions per l’etapa de sortida del monitor analògic, una basada en un comparador amb sortida digital d’1 bit; i l’altra es tracta d’un seguidor de tensió que permetrà realitzar una mesura analògica externa al xip. Finalment es mostra l’aspecte del layout essent compatible amb les Standard Cells. Per les característiques del monitor aquest és sensible al soroll tant a la línia de tensió com a la de terra i pot mesurar el soroll a qualsevol lloc del circuit (allà on sigui connectat). Pel disseny i optimització dels paràmetres del monitor s’ha utilitzat un procés iteratiu estadístic basat en les variacions degudes al procés de fabricació, aquest procés és descrit pas a pas, justificant en tot moment la tria de decisions. En últim terme es donen els resultats i característiques tècniques del monitor: resolució, rangs, sensibilitat, etc... Pág. 2 Memòria Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 3 Sumari RESUM ______________________________________________________1 SUMARI _____________________________________________________3 1. INTRODUCCIÓ____________________________________________5 2. DESCRIPCIÓ DE LA PROBLEMÀTICA: POWER SUPPLY NOISE (PSN)____________________________________________________7 2.2. Estimació del soroll ..........................................................................................8 2.3. Propostes actuals pel monitor de soroll...........................................................9 3. MONITOR DE SOROLL ____________________________________11 3.2. La idea del monitor.........................................................................................11 3.3. Processant Vx................................................................................................13 3.4. El Comparador. Circuit elemental..................................................................15 3.5. El seguidor de tensió. Circuit elemental.........................................................16 3.6. Definició dels blocs del monitor......................................................................17 3.6.1. Bloc de retard (Delay Block)................................................................................17 3.6.2. Font de corrent I i condensador Cx.....................................................................17 3.6.3. VY: Subministrant una tensió constant................................................................18 3.7. El monitor. Circuit definitiu..............................................................................19 3.8. El comparador. Circuit definitiu ......................................................................20 3.9. Definició dels blocs del seguidor de tensió....................................................21 3.9.1. Font de corrent I2 ................................................................................................21 3.9.2. Divisor de tensió. Control de la bomba de corrent I2..........................................22 3.10. El seguidor de tensió. Circuit definitiu............................................................22 4. DISSENY DEL CIRCUIT____________________________________23 4.2. Model utilitzat per les simulacions..................................................................23 4.3. Disseny del monitor analògic.........................................................................23 4.3.1. Paràmetres decisius............................................................................................23 4.3.2. Procés d’optimització...........................................................................................25 4.4. Disseny del comparador ................................................................................27 4.4.1. Procés d’optimització...........................................................................................29 4.5. Disseny del seguidor de tensió......................................................................32 4.5.1. Procés d’optimització del seguidor de tensió......................................................32 4.6. Valors definitius de tots els paràmetres.........................................................32 Pág. 4 Memòria 4.6.1. Paràmetres optimitzats del sensor analògic....................................................... 32 4.6.2. Paràmetres optimitzats del comparador............................................................. 33 4.6.3. Paràmetres optimitzats del seguidor de tensió .................................................. 33 5. LAYOUT ________________________________________________35 5.1. Components discrets al layout....................................................................... 35 5.1.1. Resistències ........................................................................................................ 35 5.1.2. Condensadors..................................................................................................... 35 5.2. Sensor - Comparador .................................................................................... 39 5.2.1. Aspecte final del layout ....................................................................................... 39 5.3. Sensor – seguidor de tensió.......................................................................... 40 5.3.1. Aspecte final del layout ....................................................................................... 40 5.4. Xip de test ...................................................................................................... 41 5.4.1. Aspecte final del layout ....................................................................................... 41 5.4.2. Comentaris .......................................................................................................... 41 6. CARACTERITZACIÓ DEL MONITOR _________________________43 6.1. Caracterització del monitor analògic.............................................................. 43 6.2. Model utilitzat per la verificació i caracterització............................................ 45 6.3. Caracterització del monitor amb el comparador............................................ 45 6.3.1. Rang .................................................................................................................... 45 6.3.2. Sensibilitat ........................................................................................................... 48 6.4. Caracterització del monitor amb el seguidor de tensió ................................. 49 CONCLUSIONS ______________________________________________51 BIBLIOGRAFIA_______________________________________________52 Referències bibliogràfiques ..................................................................................... 52 Bibliografia complementària .................................................................................... 52 ANNEX A: EINES INFORMÀTIQUES UTILITZADES _________________54 A.1. CADENCE........................................................................................................ 54 ANNEX B: PRESSUPOST ______________________________________56 B.1. DESPESES D’INVESTIGACIÓ I DESENVOLUPAMENT .............................. 56 B.2. DESPESES D’AMORTITZACIÓ...................................................................... 57 B.3. DESPESES TOTALS DEL PROJECTE.......................................................... 57 Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 5 1. Introducció En els moderns circuits integrats el Power Supply Noise (PSN) o soroll a l’alimentació es manifesta com a variacions en el voltatge de l’alimentació. L’increment en la complexitat i la densitat dels circuits integrats desencadena un augment en la interacció entre les línies de tensió que distribueixen l’alimentació i l’activitat del circuit. Conseqüentment, els pics de corrent produïts durant la commutació de les portes i transistors es transformen en caigudes de tensió, la magnitud de les quals és funció de la impedància de les línies de distribució. Aquesta reducció transitòria de la tensió d’alimentació provoca un increment en els retards i una pèrdua de la fiabilitat del circuit. El problema empitjora si es té en compte les altes freqüències de rellotge i les baixes tensions lògiques de treball. Actualment existeixen certes tècniques que permeten controlar o disminuir el PSN, entre les quals es poden destacar els condensadors de desacoblament i el correcte dimensionament de les línies de distribució de VDD i GND. Una altra tècnica que s’ha utilitzat és l’aïllament dels circuits més sorollosos dels més sensibles [2]. Tot i així, el PSN és encara un inconvenient pels circuits o sistemes de més alta freqüència. Per aquesta raó, una monitorització del PSN pot ser una possibilitat força interessant per tal d’obtenir més informació sobre la presència excessiva de PSN. L’objectiu d’aquest projecte és la implementació d’un monitor de PSN en una tecnologia CMOS de 0.13 µm, optimitzant els paràmetres dels components i realitzant posteriorment el layout del circuit utilitzant dos etapes de sortida diferents: una amb un comparador (convertidor A/D d’1 bit), i l’altra amb un seguidor de tensió. En aquesta memòria s’explica el procés de disseny i optimització, així com el layout del circuit per una tecnologia de 0.13 µm. El layout del monitor és compatible amb l’estil de disseny d’Standard Cells. Les especificacions desitjables pel monitor de PSN són: • S’ha de poder col·locar a qualsevol lloc del circuit per tal de mesurar el PSN a les línies locals d’alimentació i terra a on és connectat. • Ha de poder mesurar el soroll en qualsevol moment. • Ha de tenir una alta resolució. • Ha de ser sensible al PSN tant a la línia de potència com a la línia de terra. Pág. 6 Memòria El funcionament del monitor no pot estar afectat pel propi soroll. Al capítol 2 es descriu teòricament el comportament del soroll. Al capítol 3 es mostren els circuits que s’han estudiat, i el capítol 4 mostra el procés de disseny finalitzant amb l’esquema definitiu i els valors òptims de cada component. El procés de layout s’explica en el capítol 5. Al capítol 6 es donen les característiques, límits de treball, etc... del sensor amb ambdues etapes de sortida. Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 7 2. DESCRIPCIÓ DE LA PROBLEMÀTICA: POWER SUPPLY NOISE (PSN) Al 1965 Gordon Moore, co-fundador de Intel, es va adonar que la densitat de dades es doblava cada any; actualment això ha canviat fins aproximadament cada 18 mesos (veure llei de Moore). A mesura que la densitat d’integració va incrementant-se els problemes que això provoca es van agreujant, fet que fa necessari la seva correcció. Un dels problemes més importants és el soroll a les línies d’alimentació (PSN), el qual és degut no només a l’alta densitat dels circuits sinó també a la disminució de secció de les línies - augmentant la resistència de la xarxa de distribució de l’alimentacióalta freqüència d’operacions i alts slew rates (di/dt). D’aquesta manera, la xarxa de distribució ja no és capaç de subministrar la corrent de pic necessària sense que es produeixin elevades caigudes de tensió. Tal i com es veu a la Figura 2-1, la xarxa de distribució de l’alimentació pot ser reduïda a un complex entramat R-L-C amb diferents modes d’oscil·lació excitats per la commutació del diferents elements (portes, transistors). En la figura s’ha modelitzat l’efecte de la commutació de les portes amb generadors de corrent. Les resistències són les degudes als wires i les inductàncies als bounding wires de Vdd i Gnd. Fig. 2.1. Model de xarxa de distribució Pág. 8 Memòria Així doncs, el power supply noise produirà una disminució de la tensió d’alimentació efectiva deguda a les caigudes (undershoot) i els pics (overshoot), tal i com mostra la Figura 2-2, i podria arribar a afectar la integritat del senyals, així com el bon funcionament del circuit (modificant els temps de propagació o provocant valors erronis a les sortides de les portes). Fins ara el PSN ha pogut ser controlat mitjançant els condensadors de desacoblament (veure Figura 2-3). Però abans que aquest problema resulti inevitable ha de ser estudiat detingudament, per aquesta raó una monitorització en línia proporcionarà una informació molt valuosa a tots els professionals de l’electrònica. 2.2. Estimació del soroll Diferents autors han desenvolupat models teòrics del PSN; uns d’ell [5] ha modelat la xarxa Vdd/GND com una xarxa RLC pseudo-distribuïda lineal i invariant en el temps (LTI), i les portes o cel·les com generadors de corrent variants amb el temps. Els autors han calculat les caigudes tensió i fluctuacions utilitzant les impedàncies efectives vistes pels generadors de corrent corresponents, així com la correlació espacial entre els nodes de la xarxa de distribució. Amb el seu model obtenen el soroll en el domini freqüencial i, mitjançant Fig. 2.2. Overshoot i undershoot a les línies Vdd/GND Fig. 2.3. Diferents formes d’ona del soroll amb diferents condensadors de desacoblament. Línia continua: Sense condensador de desacoblament, Línia ratllada i puntejada: Condensadors de desacoblament intrínsecs (40nF)[8] Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 9 l’antitransformada de Fourier obtenen el model de soroll en el domini temporal. També comparen els resultats del model amb els resultats per simulació de diferents models de xarxa. La Figura 2-4 mostra els resultats obtinguts pel circuit de referència C432 (ISCAS85), on els autors han assumit una tipologia d’arbre amb PADs senzills per la xarxa d’alimentació i han implementat el circuit en una tecnologia de 0.25 µm. 2.3. Propostes actuals pel monitor de soroll Existeixen diferents propostes publicades en relació als monitors de soroll de l’alimentació. Una d’elles [3] es basa en un simple comparador que compara el voltatge de línia amb diferents tensions analògiques; de manera que es pot determinar el valor de la caiguda de tensió a la línia on el monitor es troba connectat, repetint la comparació amb diferents tensions de referència. L’autor descriu un xip de test en una tecnologia de 0.6 µm, amb 40 portes NAND2 amb gran fan-out i connectades a una línia d’alimentació especial amb 6.7mm de longitud. Cada porta té un monitor de PSN associat i aquests es troben distribuïts i equidistants llarg de tota la línia d’alimentació. D’acord amb el paper, un pin separat proporciona l’alimentació del comparador, aïllant-lo d’aquesta manera del soroll a la línia d’alimentació. La resolució de temps és al voltant de 1ns i els resultats experimentals mostren el comportament espacial i temporal de la línia d’alimentació. Fig. 2.4. Comparació dels resultats. Superior: model amb HSPICE; Inferior: domini freqüencial obtingut amb un model matemàtic (la figura mostra la inversa de la transformada de Fourier). Pàg. 16 Memòria 3.5. El seguidor de tensió. Circuit elemental En la Figura 3-6 es mostra l’esquema d’un seguidor de tensió del tipus PMOS. El generador de corrent I2 ha de proporcionar una corrent suficient per tal de carregar la capacitat del pPAD1 en mig període de rellotge. El transistor MP7 treballa a la zona resistiva i també ha de permetre un flux de corrent suficient per descarregar CpPAD en mig període de rellotge, això vol dir que ha de ser suficientment gran com per permetre un flux de corrent que serà la suma de dues corrents: una que prové de la bomba de corrent I2 i l’altre que prové del pPAD. 1 Un picoPAD consisteix en un PAD microscòpic amb una capacitat paràsita molt petita, que permet fer mesures externes sense una gran distorsió. S’utilitza únicament en xips de test. VDD VX VZ CpPAD I2 MP7 Fig. 3.6. Esquema del seguidor de tensió Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 17 3.6. Definició dels blocs del monitor 3.6.1. Bloc de retard (Delay Block) En la Figura 3-7 es mostra una possible implementació del bloc de retard. El retard en la propagació del senyal és degut a la cadena de 3 inversors. Abans de la cadena d’inversors s’ha afegit una porta NOR per tal de seleccionar el moment en què es comenci el mostreig. A diferència del que s’ha explicat a la secció 4.1, el flanc de baixada del senyal IN es produeix en el flanc de pujada del rellotge (CLK), sempre i quan CTRL estigui a “0”, això és degut a què si es fan els interruptors SIN i SOUT del tipus PMOS existeix un millor aïllament del PSN i tenen una capacitat paràsita inferior. 3.6.2. Font de corrent I i condensador Cx Tal i com es pot veure a la Figura 3-8 la bomba de corrent s’ha implementat amb el transistor MP2, habilitada quan la senyal OUT està a ‘0’. Els dos interruptors s’han substituït per un de sol que ha sigut implementat amb el transistor MP3, el qual és controlat per la senyal IN i tancat quan IN es troba a nivell baix (veure Figura 3-1). La grandària dels transistors MP2 i MP3 ha de ser escollit amb cura tenint en compte que són els responsables de carregar Cx, és dir que si la grandària és massa petit no seran capaços de carregar CX suficientment ràpid (en mig període de rellotge). Però si la grandària dels transistors és massa gran, tindran una capacitat paràsita de porta molt elevada i les senyals provinents del bloc de retard no tindran suficient potencia com per carregar la capacitat paràsita de porta en el temps desitjat. IN OUT Vdd CTRL CLK Vss Fig. 3.7. Esquema del bloc de retard Pàg. 18 Memòria Quan els dos transistors MP2 i MP3 estan tancats, el corrent que carrega Cx és quasi constant, però només si la tensió VY és constant. Aleshores, el següent pas és aconseguir un dispositiu que asseguri una tensió VY constant i que no estigui afectada pel PSN. 3.6.3. VY: Subministrant una tensió constant A la Figura 3-9, es mostra una possible implementació que asseguri una tensió VY constant. Es basa en l’utilització d’una capacitat de valor molt elevat que tingui un temps de descàrrega molt més gran que mig període de rellotge. Quan CLK val “0” el transistor MP1 està tancat, i CY es va carregant. Aleshores MP1 ha de ser suficientment gran com per assegurar que la tensió VY després de mig període de rellotge val 1.2V. Al mateix temps, CY ha de ser suficientment gran con per assegurar que la seva tensió entre plaques no disminueix massa en mig període de rellotge, quan existeix un flux de corrent de CY a CX a través dels transistors MP2 i MP3. Vdd Cy VY CLK Cx MP3 VY MP2 IN OUT VX Fig. 3.8. Esquema de la bomba de corrent i Cx Fig. 3.9. Esquema per assegurar un voltatge VY quasi constant Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 19 3.7. El monitor. Circuit definitiu A la Figura 3-10 es mostra el circuit definitiu del monitor analògic. Inicialment VX val 0 V, VY val 1.2V, CX està descarregat i CY és carregat. Quan la senyal Ctrl es troba a “0” el monitor està habilitat, aleshores en el flanc de pujada de la senyal CLK comença el mostreig i la senyal IN cau a zero, aleshores MN1 s’obre mentre MP3 es tanca (en aquest moment OUT també val 0 V i MP2 també està tancat) i un cert flux de corrent comença a carregar CX incrementant la tensió VX. Després de td picosegons, la senyal OUT puja i el transistor MP2 s’obre, en aquest moment CX ja es troba carregat i VX té un valor que és proporcional a la tensió efectiva d’alimentació. Durant el temps que ambdós transistors MP2 i MP3 estan tancats, el voltatge a VY ha disminuït i la càrrega a CY ha disminuït també. Quan la senyal CLK cau a zero, MP1 es tanca i CY es torna a carregar, aleshores la tensió VY recupera de nou el seu valor inicial. Després d’alguns picosegons (corresponents al retard de la porta NOR), el voltatge IN puja i tanca el transistors MP3 al mateix temps que s’obre el transistor MN1. Com MN1 roman tancat durant mig període de rellotge, el flux de corrent que el travessa descarrega Cx i disminueix la tensió VX. Després de td picosegons la tensió OUT cau altra vegada i tanca el transistor MP2 retornant de nou a les condicions inicials. Vdd Vdd V x Cx Cy Ctrl CLK MP3 MP2 MN1 MP1 IVX0’ IVX0’ IVX0’ IN OUT VY Fig. 3.10. Esquema del circuit definitiu pel monitor analògic Pàg. 20 Memòria 3.8. El comparador. Circuit definitiu A la Figura 3-11 es mostra el circuit definitiu del comparador. A diferència del circuit representat a la Figura 3-5 s’ha afegit un altre inversor, així com un latch. El nou inversor s’ha afegit per tal d’invertir la lògica a la sortida, ja que es desitja un “0” a la sortida quan hi hagi soroll excessiu. El latch s’ha afegit per assegurar que la sortida es troba disponible i pot ser llegida durant el temps suficient. Quan Vx comença a augmentar el seu valor, ambdós transistors -MP4 i MN2entren en zona linear. Si el valor de la tensió Vx augmenta més que la tensió llindar de l’inversor format per MP4 i MN2, i que també pot ser seleccionada pel voltatge VCOMP, el transistor MN2 entra a la zona linear, fixant la tensió a la sortida del primer inversor a VG’ (voltatge al drenador de MP3 com mostra la Figura 3-11). En aquest, el segon inversor veu un “0” lògic a la seva entrada (amb un voltatge VG’ inferior a 0.6V però no 0 V), és a dir que a la seva sortida hi ha un “1” – essent aquest “1” de 1.2 V-. Aleshores hi ha un una injecció de corrent a través de CFEED a l’entrada del primer inversor, per tant el voltatge VX es veu incrementat i s’assegura l’estabilitat dels inversors. El segon inversor veu llavors un “1” a la seva entrada, és a dir un “0” a la seva sortida. En el flanc de baixada del rellotge l’actual sortida és copiada a DIGOUT i, degut als retards de les portes, això succeirà just abans que VX caigui de nou a “0” i retorni a les condicions inicials. Vx Vdd Vcomp Cfeed CLK Preset DIGOUT DQ SD CP MP4 MN2 MN3 IVX05 IVX05 IVX05 VG’ Fig. 3.11. Esquema del comparador Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 21 3.9. Definició dels blocs del seguidor de tensió. 3.9.1. Font de corrent I2 Per tal d’implementar una bomba de corrent només es necessita un transistor treballant a la regió de saturació. En aquest cas el corrent de drenador d’aquest transistor és quasi constant admetent un interval de valors de la caiguda de tensió drenador-sortidor molt elevat. Si fos una bomba de corrent ideal seria un interval infinit de valors. Però és bàsic assegurar que el transistor treballi sempre en saturació, és a dir, la tensió de porta de dit transistor ha de ser tal que asseguri que les relacions (3) i (4) es compleixin sempre. TGSDS VVV −≤ transistor PMOS (3) TGSDS VVV −≥ transistor NMOS (4) Per tal d’assegurar que la tensió de porta del transistor és l’adequada es pot fer servir un divisor de tensió. La Figura 3-12 mostra el circuit final amb la bomba de corrent i el divisor de tensió. La bomba de corrent proposada està formada per un transistor PMOS (transistor MP6 a la Fig. 3-12). Vdd MP5 MN4 Vdd MP6 Fig. 3.12. Esquema de la bomba de corrent I2 i el divisor de tensió Pàg. 22 Memòria 3.9.2. Divisor de tensió. Control de la bomba de corrent I2 A la Figura 3-12, es mostra el circuit que assegura la saturació del transistor MP6. Aquest circuit no és més que un parell de transistors connectats de la manera mostrada a la Figura 3-12. Amb aquest muntatge – no és més que un inversor curtcircuitat – s’assegura que els transistors MP5 i MN4 treballin a la zona linear, forçant que treballin com a resistències. D’aquesta manera, la tensió de porta del transistor MP6 és pràcticament constant. L’últim pas en el disseny del divisor de tensió és determinar la tensió de porta de MP6 necessària per tal d’assegurar la seva saturació, la qual depèn de la mida del transistor. 3.10. El seguidor de tensió. Circuit definitiu. A la Figura 3-13 es mostra el circuit definitiu pel seguidor de tensió. Tal i com s’havia comentat prèviament a la secció 4.8.2., els transistors MP5 i MN4 treballen com a resistències i fixen la tensió de porta del transistor MP6, forçant així la saturació del mateix. Com MP6 es troba en saturació proporciona un corrent constant que carrega la capacitat del pPAD (línia puntejada de la Figura 3-13), sempre i quan el transistor MP7 estigui obert. En el moment en què la tensió Vx comenci a incrementar, el transistor MP7 entrarà a la regió linear i un petit flux de corrent el travessarà proporcionalment als canvis produïts a Vx; aleshores la tensió VZ seguirà el moviment de la tensió Vx. Però MP7 ha de tenir la mida adequada per evitar que entri en saturació amb les tensions nominals de VX i VZ. Vdd MP5 MN4 Vdd MP6 Vx VZ MP7 250fF Fig. 3.13. Esquema del seguidor de tensió Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 23 4. DISSENY DEL CIRCUIT 4.2. Model utilitzat per les simulacions A la Figura 4-1 es mostra el model de soroll utilitzat en les simulacions pel procés d’optimització. La disminució de la tensió efectiva la representarem amb una magnitud que anomenarem DIP, el valor de la qual donarem com una proporció de la tensió nominal Vdd. Com es pot veure no existeix simetria en el soroll de Vdd i de GND, de manera que la caiguda a Vdd serà de DIP Volts, i el pic de tensió a GND serà de DIP/2 Volts. Els temps són constants i el període de rellotge és 4ns. 4.3. Disseny del monitor analògic En el monitor analògic els paràmetres més rellevants i que poden afectar més al funcionament del circuit són els següents: la grandària del condensador CX i la grandària dels transistors MP2 i MP3, així com el retard introduït al bloc de retard. Per tal d’ajustar aquests paràmetres es farà servir un procés iteratiu. 4.3.1. Paràmetres decisius Totes les simulacions són realitzades amb una quantitat fixa de soroll. Com desitgem que el monitor detecti un nivell de soroll corresponent a un 10% (màxim permès), utilitzarem un valor pel paràmetre DIP de 10% de Vdd (veure Figura 4-1). 20 CLK 100 Vdd GND DIP DIP/2 Fig. 4.1. Model de soroll a les línies de Vdd/GND (temps en picosegons) Pàg. 24 Memòria Abans de començar amb el procés d’optimització s’han de triar quins seran els paràmetres que decidiran quina solució és més apropiada. A la Figura 4-2 es mostren gràficament alguns d’aquests paràmetres. Com es pot veure a la figura, s’ha considerat que el conjunt del valors de Vx segueix una distribució gaussiana. Això es degut a la dispersió en els tamanys dels transistors provocada pel procés de fabricació, així com de la zona de la oblea d’on provenen els transistors (típicament fast, nominal, slow). Principalment existeixen 4 paràmetres que considerarem com decisius. Per ordre d’importància: • ∆µ: Es tracta de la diferència entre la mitjana de Vx quan existeix soroll (µN) i quan no hi soroll (µ). Si s’aconsegueix incrementar la diferència per una desviació estàndard constant (σ) obtindrem un major número de deteccions correctes. • Valor absolut de VX: És important que la mitja de tensions de VX sigui propera a VDD/2, ja que per tal d’utilitzar un inversor com a comparador no es pot utilitzar un rang de tensions d’entrada massa elevat. • σ/µ: Es tracta d’un ratio estadístic que mostra la dispersió de la distribució. Ha de ser un valor petit. • min-max: És la diferència entre el màxim valor obtingut en el conjunt de resultats quan no hi havia soroll i el mínim valor quan hi havia soroll. En un monitor ideal (amb un 100% de deteccions correctes i un 0% de deteccions errònies) hauria de ser sempre positiu. Fig. 4.2. Paràmetres per l’optimització min-max µ N µ ∆µ Amb Soroll Sense Soroll Vx 0 Freq. (nº de casos) Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 25 4.3.2. Procés d’optimització El procés per determinar quins són els òptims valors de cada component és un procés iteratiu en el què primerament es tria un valor inicial per Cx. Llavors, mitjançant simulacions estadístiques, es busca l’òptim valor de l’amplada de MP2 i MP3 per, després, cercar de nou un altre òptim valor per Cx…. (veure Figura 4-3). Millora ? (∆µ↑, σ/µ >> (σ/µ)N, VX ≈ VDD/2 ) NO COMPLET Escombrat de Wi ±10% (cercant nou Wi) YES i=i+1 Condicions inicials: CXi i ample Wi de MP2 i MP3 Nou òptim CXi i=i+1 i=0 Fig. 4.3. Procés d’optimització del monitor analògic Pàg. 32 Memòria 4.5. Disseny del seguidor de tensió 4.5.1. Procés d’optimització del seguidor de tensió L’interfase a un pPAD requereix un seguidor de tensió tal que carregui la capacitat paràsita del pPAD amb una senyal de 700 mV en 500 ps. El corrent requerit val: A t V CID µ 350 10500 7.0 10250 12 15 = ⋅ ⋅⋅= ∆ ∆ ⋅= − − El procés d’optimització dels transistors MP6 i MP7 és el descrit a la Figura 4-9: tant senzill com visualitzar els valors obtinguts de ∆VX i ∆VZ en funció de la grandària d’aquests transistors i seleccionar el punt de màxim valor en el què ∆VZ segueixi perfectament ∆VX. 4.6. Valors definitius de tots els paràmetres Un cop s’ha finalitzat el disseny i l’optimització de tots els components tal i com s’ha descrit a les seccions desde la 4.2 a la 4.4, els llistat de valors obtinguts es mostren a continuació. La Figura 4-10 mostra el circuit definitiu amb els valors dels paràmetres de tots els components. 4.6.1. Paràmetres optimitzats del sensor analògic TRANSISTORS: Amplada (µm) Longitud (µm) MP1 1.2 0.13 MP2 1.1 0.13 MP3 1.1 0.13 MP_IVX0’ 1.05 0.165 MN1 0.15 0.13 MN_IVX0’ 0.585 0.165 Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 33 CAPACITATS: C (fF) Cx 13 Cy 800 4.6.2. Paràmetres optimitzats del comparador TRANSISTORS: Amplada (µm) Longitud (µm) MP4 0.9 0.13 MP_IVX05 1.05 0.13 MN2 0.15 0.13 MN3 6.03 0.13 MN_IVX05 0.585 0.13 CAPACITATS: C (fF) Cfeed 0.5 4.6.3. Paràmetres optimitzats del seguidor de tensió TRANSISTORS: Amplada (µm) Longitud (µm) MP5 1.3 0.4 MP6 11 0.13 MP7 30 0.13 MN4 0.35 0.4 Pàg. 34 Memòria Fig. 4.10. Esquema definitiu del monitor i les dos etapes de sortida, mostrant la relació W/L per tots els components. Monitor Analògic Comparador Seguidor de tensió Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 35 5. LAYOUT 5.1. Components discrets al layout 5.1.1. Resistències En tecnologia CMOS, les resistències es realitzen mitjançant transistors treballant en la zona lineal, en la què el voltatge VDS és proporcional al corrent de drenador ID. En aquest cas no hem de pensar-hi ja que el disseny ha sigut realitzat pensant en transistors i no en resistències. 5.1.2. Condensadors En els layouts hi ha dos opcions bàsiques per aconseguir condensadors: • Utilitzant la capacitat paràsita de porta dels transistors connectats de la següent manera: o transistor NMOS: o transistor PMOS: Fig. 5.1. Condensador utilitzant un transistor NMOS Fig. 5.2. Condensador utilitzant un transistor PMOS Pàg. 36 Memòria • Condensadors Fringe: utilitzant la capacitat que existeix entre dos metalls. Per l’actual tecnologia i seguint les regles de disseny [6], un condensador entre dos metall pot ser representat de la següent manera: Una bona aproximació pels càlculs, segons les regles de disseny [6] és 0.5fF/ µm2. On l’àrea és la zona tancada definida per la línia de punts. Definint les grandàries dels transistors per Cy i Cx Ambdós condensadors Cy i Cx són realitzats amb un transistors NMOS. Per una primera aproximació en tamany, es pot fer servir la següent relació. Aquesta relació s’ha trobat per simulació: 2 /8.16 mfF tOX µ ε = • Cy El transistor Cy ha de ser de com a mínim 250fF - per tal d’assegurar que la caiguda de tensió entre plaques no superi el 10% amb un període de rellotge de 4ns -, però tant proper com sigui possible a 1pF (tamany suficientment gran per treballar amb un rang de freqüències molt elevat). Aquest condensador s’ha realitzat en l’última part del dibuix del Fig. 5.3. Condensador Fringe [6] Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 37 layout, omplint els espais buits que quedaven i connectant-los en paral·lel. En el circuit els diferents transistors connectats en paral·lel que formen el condensador desitjat tenen els següents tamanys: Seguint el manual de regles de disseny [6] i amb les constants que dóna, trobem que les capacitats es troben en els següents rangs en funció del procés de fabricació: • Cx Com el valor de Cx és molt més petit(13fF), aquest estarà format per només un transistor: I la variabilitat dels valors teòrics serà: Name L (µm) W (µm) CY1 1.255 0.59 CY2 5.55 3.14 CY3 8.35 3.14 CY4 3.64 0.325 Name L (µm) W (µm) CX 1 0.77 Name Max. Typ. Min. CX 14.8 13.3 12.1 Name Max. Typ. Min. CY1 14.2 12.8 11.6 CY2 334.3 300.9 273.5 CY3 503.0 452.7 411.5 CY4 22.6 20.4 18.6 CY 874.2 786.8 715.3 Pàg. 38 Memòria Definint el condensador CFEED Seguint el manual de regles de disseny [6], i com la capacitat desitjada és de 0.5fF, l’àrea que necessitem és de 1 µm2. És a dir, el condensador tindrà el següent aspecte: 1.57 µm 1.51 µm Fig. 5.4. Aspecte del layout del condensador Cy [6] Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 39 5.2. Sensor - Comparador 5.2.1. Aspecte final del layout 22.2 µm 10.16 µm Fig. 5.5. Aspecte del layout amb el comparador CY2 CY4 CY3 CY1 CX Cfeed Inversorcomparador Inversors Latch MP2 – MP3 Porta NOR-Bloc de retard VDD VDD GND Pàg. 40 Memòria 5.3. Sensor – seguidor de tensió 5.3.1. Aspecte final del layout 26.97 µm Fig. 5.6. Aspecte del layout amb el seguidor de tensió 10.16 µ m CY2 CY4 CY3 MP2 – MP3 CY1 VDD VDD GND CX Porta NORBloc de retard MP6 MP7 MP5-MN4 Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 41 5.4. Xip de test Inclou dos monitors independents amb les dos etapes de sortida diferents. 5.4.1. Aspecte final del layout Els subíndex indiquen: • SF: Monitor utilitzant el seguidor de tensió com etapa de sortida • C: Monitor utilitzant el comparador com etapa de sortida • “NO SUBINDEX”: Ambdós monitors amb la mateixa entrada A la Figura 5.7 es mostra l’aspecte final del layout pels dos monitors. 5.4.2. Comentaris La senyal VZ està connectada a un pPAD, utilitzat únicament en xips de test.. El monitor amb el comparador com etapa de sortida té tres buffers BFX2, BX4 i BFX6 en sèrie per tal d’amplificar la senyal DIGOUT que serà llegida desde un dels PADs. Pàg. 48 Memòria 6.3.2. Sensibilitat La sensibilitat d’un sensor es defineix com la mínima entrada d’un paràmetre físic que provocarà un canvi detectable a la sortida [7]. En el nostre cas la sensibilitat és la mínima quantitat de soroll que es pot detectar. Tal i com es pot veure a la Figura 6-6, el monitor és capaç de detectar un soroll del 5% en tots els casos (nominal, fast i slow) si s’ha seleccionat una tensió VCOMP de 450mV. La Figura 6-7 mostra l’increment de VX per una quantitat específica de soroll: un soroll del 5% significa 60mV de 1.2V per la tensió d’alimentació, és a dir que per aquest soroll VX es veurà incrementat 25mV pel cas més lent (slower process) o 60mV pel cas més ràpid (faster process). A la Figura 6-7, es pot veure també com el procés de fabricació exerceix una gran influencia en l’increment de VX quan el soroll es veu incrementat, però això no hauria de succeir ja que la curva representa un increment (∆VX) i la influència del procés de fabricació hauria d’anul·lar-se. Una possible explicació a aquests resultats podria ser que els models estadístics que representen la influència del procés de fabricació no siguin suficientment precisos, o que afectin a algun paràmetre desconegut però amb suficient influència. Totes aquestes mesures haurien de repetir-se utilitzant el xip de test. Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 49 0 10 20 30 40 50 60 70 80 90 0 5 10 15 20 % noise deltaVx (mV) Nominal Fast Slow 0 10 20 30 40 50 60 0 5 10 15 20 % noise deltaVz(mV) Nominal Fast Slow 6.4. Caracterització del monitor amb el seguidor de tensió En el cas del seguidor de tensió, tot i que a les Figures 6-8 i 6-9 es veu com la tensió de sortida ∆VZ segueix la forma de ∆VX, les pendents no són les mateixes i el seguidor de tensió no treballa com es degut. Probablement es tracti d’un problema de saturació d’algun transistor, ja que les tensions de sortida es troben molt ajustades en relació a la tensió d’alimentació. S’hauria de refer el disseny amb un seguidor de tensió tipus NMOS per tal de disposar d’un marge més ampli per les tensions de sortida. Tot i això, és possible detectar uns increments de les tensions VZ quan hi ha soroll. Cosa que permetrà realitzar mesures i proves en el xip de test. A la Fig. 6-11 es mostra com el funcionament del monitor-seguidor amb tot el rang de temperatures és força estable. Fig. 6.8. ∆VX vs. percentatge de soroll pel monitor amb el seguidor de tensió en els tres processos: nominal, fast i slow Fig. 6.9. ∆VZ vs. percentatge de soroll pel monitor amb el seguidor de tensió en els tres processos: nominal, fast i slow Pàg. 50 Memòria 450 460 470 480 490 500 510 520 530 540 02040 time (ns) Vx (mV) nominal fast slow 0 5 10 15 20 25 30 35 40 45 50 -1010305070 T deltaVx, deltaVz (mV) Fig. 6.10. Degradació de la tensió Vx amb el temps Fig. 6.11. ∆VX (superior) i ∆VZ (inferior) vs. Temperatura de treball (ºC) Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 51 Conclusions El soroll a l’alimentació dels circuits integrats és un problema que porta molt de temps preocupant als professionals de l’electrònica. Es tracta d’un problema difícil de detectar externament ja que la influència que pot exercir sobre el bon funcionament dels circuits és més a nivell local que global. Les característiques d’aquest soroll estan encara lluny de poder-se model·litzar i cada circuit, així com tecnologia, provoca unes formes d’ona del soroll totalment diferents. L’absència d’informació sobre el tema ha fet complicat el disseny del monitor analògic, ja que existeixen moltes i diverses hipòtesis sobre les característiques del soroll, però cap mesura real a nivell local. El monitor que s’ha implementat en aquest treball permetrà fer un pas endavant i identificar i conèixer una mica més aquest problema i les característiques que té. Les etapes de sortida que s’han implementat són les més senzilles que permetran mesurar externament la monitorització feta pel sensor del soroll. Degut a la falta de temps no s’ha pogut implementar una etapa de sortida més acurada que permeti conèixer exactament el valor de la caiguda de tensió provocada pel soroll, així com identificar i corregir el problema detectat en el seguidor de tensió. Pàg. 52 Memòria Bibliografia Referències bibliogràfiques [1] SAKURAI, T. i NEWTON, R. Alpha-Power Law MOSFET Model and its Applications to CMOS Inverter Delay and Other Formulas, IEEE Journal of Solid-State Circuits, April 1990, pp. 584-593 [2] ZHAO, S. i ROY, K. Estimation of switching Noise on Power Supply Lines in deep SubMicron CMOS Circuits, Proceedings of 13th International Conference on VLSI Design, January 2000, pp. 168-173 [3] AOKI, H.; IKEDA, M.; i ASADA, K. On-chip Voltage Noise Monitor for Measuring Voltage Bounce in Power Supply Lines Using a Digital Tester, Proceedings of ICMTS 2000, pp. 112-117. [4] METRA, C.; SCHIANO, L.; FAVALLI, M. i RICCO, B. Self-Checking Scheme for the OnLine Testing of Power Supply Noise, Proceedings of DATE’02, pp.- [5] ZHAO, S., ROY, K., KOH, C. Frequency domain analysis of switching noise on power supply network, Computer Aided Design, 2000. ICCAD-2000. IEEE/ACM International Conference on , 5-9 Nov. 2000, Page(s): 487 –492 [6] CRORC701.00, CMOS12 Design Manual, Version 2.01, December 2002 [7] CARR, J. J. Sensors and Circuits, Prentice Hall, 1993 New Jersey [8] CHEN, H.H. A hierarchical power supply distribution model for full-chip switching noise analysis, Electrical Performance of Electronic Packaging, 1997., IEEE 6th Topi-cal Meeting on , 27-29 Oct. 1997, Page(s): 60 –63 Bibliografia complementària [9] JIANG, Y.; CHENG, K. Analysis of performance impact caused by power supply noise in deep submicron devices, Design Automation Conference, 1999. Proceedings. 36th, 21-25 June 1999, Page(s): 760 –765 Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 53 [10] CHOI, J.; SWAMINATHAN, M.; DO, N.; MASTER, R. Modeling of power supply noise in large chips with non-linear circuits, Electrical Performance of Electronic Packaging, 2002 , 21-23 Oct. 2002, Page(s): 257 –260 [11] RAZAVI, B. Design of analog CMOS IC, McGraw-Hill, 2000 US [12] UYEMURA, P. Circuit design for CMOS VLSI, Kluwer Academic Publishers Group, 1992 US [13] GREBENE, B. Bipolar and MOS analog IC design, John Wiley& Sons, 1984 US [14] ALLEN, E., HOLBERG, R. CMOS analog circuit design, Oxford University Press, 1987 US Pàg. 54 Memòria Annex A: Eines informàtiques utilitzades Per la realització del projecte s’ha utilitzat el paquet d’eines CADENCE en la versió 4.45., paquet que funciona sota plataformes UNIX. A.1. CADENCE CADENCE és un espai de treball de Electronic Design Automation (EDA) que permet la integració en un simple marc de pantalla de diferents aplicacions i eines. CADENCE permet d’aquesta manera l’interacció entre les diferents etapes del disseny i verificació de IC desde un senzill espai de treball. Aquestes eines són totalment generals admetent diferents tecnologies de fabricació. A la Fig. A.1. es mostra el flux del procés de disseny bàsic de ICs. Un cop s’han definit les especificacions de disseny i per tal de representar l’esquemàtic (Schematic Capture), s’utilitza la eina Composer Schematic Editor, que permetrà l’extracció d’una netlist amb la descripció del circuit. A continuació es pot passar a definir un símbol per incloure el circuit en les llibreries o es pot passar a la simulació del mateix (simulation). Per la simulació s’ha fet servir una eina pròpia de l’empresa basada en SPICE. Posteriorment, i un cop els paràmetres del circuit han estat totalment definits mitjançant simulacions, es passaria a la representació del layout amb l’eina anomenada Virtuoso Layout Editor. El layout resultant ha de verificar certes regles geomètriques que depenen de la tecnologia (regles de disseny). Per fer-ho s’utilitzarà la verificació de DRC (Design Rule Check). Un cop el DRC estigui correcte es realitzarà una extracció del circuit (considerant elements paràsits) i es compararà el circuit esmentat amb l’original de l’esquemàtic. Això es farà amb la comprovació LVS (Layout Versus Schematic). Totes aquestes eines de verificació estan incloses en el programa Dracula de CADENCE. Per acabar s’ha de verificar el correcte funcionament del circuit extret mitjançant les mateixes eines de simulació que anteriorment amb l’esquemàtic (Post-Layout Simulation). Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 55 Fig. A.1. Procés de disseny utilitzant les eines del paquet CADENCE Pàg. 56 Memòria Annex B: Pressupost En aquest apartat es mostra l’estudi econòmic del projecte, considerant les despeses d’investigació i desenvolupament, i el cost i amortitzacions de l’equip i programari emprat. B.1. DESPESES D’INVESTIGACIÓ I DESENVOLUPAMENT En aquesta partida s’inclouen els costos derivats de les hores invertides en l’elaboració de les diferents etapes. La classificació emprada es refereix els diferents recursos humans emprats, aquests es citen a continuació: • Doctor Enginyer Industrial com a director del projecte. • Enginyer Industrial Superior com a enginyer de disseny. Es considera un sou pel director del projecte, com el d’un enginyer superior amb experiència, de 78 €/h. El sou de l’enginyer de disseny correspon al d’un enginyer sense experiència, i és de 30 €/h. El resum de les depeses d’investigació i desenvolupament es mostren a la taula B.1. CONCEPTE HORES PREU (€/h) COST (€) Director del projecte 48 78 3744 Enginyer de disseny: Estudi preliminar 150 30 4500 Desenvolupament de la idea 285 30 8550 Optimització i layout 340 30 10200 Documentació técnica 96 30 2880 TOTAL DE DESPESES D'INVESTIGACIÓ I DESENVOLUPAMENT 29.874 € Taula B.1. Pressupost d’investigació i desenvolupament del projecte Disseny i implementació d’un sensor del soroll a l’alimentació dels circuits integrats CMOS Pàg. 57 B.2. DESPESES D’AMORTITZACIÓ Aquesta partida és la corresponent a la depreciació dels equips i programari emprats durant el desenvolupament del projecte. Es suposa una amortització linial dels aparells informàtics en funció del preu de compra i la vida útil estimada. Aquesta es considera de 4 anys per ordinadors personals i també de 4 anys per la llicència del programari. En aquest apartat es mostra també la part proporcional de les despeses del tècnic informàtic per manteniment del software, estimant per aquest un sou de 20000 €/any. CONCEPTE PVP (€) amortització (anys) COST (€/h) HORES DESPESA (€) PC pentium 1500 4 0,178 721 128,02 programari no gratuït llicencia 90150 4 10,671 625 6669,48 manteniment de software i xarxa 9,470 5 47,35 TOTAL DE DESPESES D'AMORTITZACIÓ 6.845 € B.3. DESPESES TOTALS DEL PROJECTE Sumant totes les partides, i afegint un 5% per altres despeses, obtenim el cost total del projecte. PARTIDA DESPESA (€) Investigació i desenvolupament 29874 Despeses d'amortització 6845 TOTAL PARCIAL 36719 Altres despeses (5% del parcial) 1835,95 PRESSUPOST TOTAL 38554,95 € Taula B.2. Despeses per amortització dels equips i recursos emprats Taula B.3. Pressupost total del projecte