ESTUDIO DEL COMPORTAMIENTO DE
MEMORIAS SRAM EN FUNCIÓN DE VARIABLES
FÍSICAS DE TRANSITORES MOS
STUDY OF RAM MEMORIES’ BEHAVIOR AS A
FUNCTION OF PHYSICAL VARIABLES OF MOS
TRANSISTORS
TRABAJO FIN DE GRADO
CURSO 2022-2023
AUTOR
ALEJANDRO DÍAZ BLÁZQUEZ
DIRECTORES
RODRIGO GARCÍA HERNANSANZ
JUAN ANTONIO CLEMENTE BARREIRA
GRADO EN INGENIERÍA DE COMPUTADORES
FACULTAD DE INFORMÁTICA
UNIVERSIDAD COMPLUTENSE DE MADRID
ESTUDIO DEL COMPORTAMIENTO DE
MEMORIAS SRAM EN FUNCIÓN DE VARIABLES
FÍSICAS DE TRANSITORES MOS
STUDY OF RAM MEMORIES’ BEHAVIOR AS A
FUNCTION OF PHYSICAL VARIABLES OF MOS
TRANSISTORS
TRABAJO DE FIN DE GRADO EN INGENIERÍA DE COMPUTADORES
AUTOR
ALEJANDRO DÍAZ BLÁZQUEZ
DIRECTORES
RODRIGO GARCÍA HERNANSANZ
JUAN ANTONIO CLEMENTE BARREIRA
CONVOCATORIA: JUNIO 2022
GRADO EN INGENIERÍA DE COMPUTADORES
FACULTAD DE INFORMÁTICA
UNIVERSIDAD COMPLUTENSE DE MADRID
10 DE MAYO DE 2023
Resumen
III
RESUMEN
Es udio Del Compo amien o De Memo ias SRAM En Función De Va iables Físicas De
T ansis o es MOS
Una de las p incipales he amien as pa a la c eación de ci cui os son los
ansis o es. Es os disposi i os elec ónicos ac úan como in e up o es con olados
eléc icamen e que pe mi en la c eación de ci cui os lógicos que pueden ope a con
señales de "1" y "0". Los ansis o es se han con e ido en una pieza undamen al pa a la
c eación de la ecnología digi al mode na, y su p esencia es imp escindible en una g an
can idad de disposi i os elec ónicos, desde mic op ocesado es has a senso es. En es e
abajo de in de g ado, se p o undiza á en el es udio de los ansis o es, aba cando
desde su uncionamien o básico has a su aplicación en ci cui os digi ales complejos de
memo ias SRAM. Se explica á en de alle cómo los ansis o es pe mi en la manipulación
de las señales eléc icas y cómo se pueden u iliza pa a la c eación de disposi i os
lógicos simples y complejos. También se analiza án las ca ac e ís icas de los di e en es
ipos de ansis o es, como los MOSFETs, y se explo a á su uso en ci cui os in eg ados y
o os disposi i os elec ónicos a anzados. El obje i o inal de es e abajo es p opo ciona
una comp ensión sólida de los ansis o es, así como su aplicación y uncionamien o en
el diseño de ci cui os elec ónicos de memo ias SRAM. Además, se espe a que es e
abajo si a como una base sólida pa a u u os es udios en elec ónica y ecnología de
la in o mación.
Palab as cla e
T ansis o , memo ia, SRAM, longi ud, anchu a, canal, LTSpice, nanóme os, NMOS,
PMOS.

Abs ac
V
ABSTRACT
S udy o SRAM Memo ies’ Beha io as a Func ion o Physical Va iables o MOS T ansis o s
One o he main ools o c ea ing ci cui s a e ansis o s. These elec onic de ices
ac as elec ically con olled swi ches allowing he c ea ion o logic ci cui s ha can
ope a e wi h bina y signals. T ansis o s ha e become a undamen al pa o he c ea ion
o mode n digi al echnology, and hei p esence is essen ial in many elec onic de ices,
om mic op ocesso s o senso s. In his BSc hesis, ansis o s will be s udied in dep h,
anging om i s basic ope a ion o i s applica ion in complex digi al ci cui s o SRAM
memo ies. I will be explained in de ail how ansis o s allow o he manipula ion o
elec ical signals and how hey can be used o c ea e simple and complex logic de ices.
The cha ac e is ics o di e en ypes o ansis o s, such as MOSFETs, will also be analyzed,
and hei use in in eg a ed ci cui s and o he ad anced elec onic de ices will be
explo ed. The goal o his wo k is o p o ide a solid unde s anding o ansis o s, as well as
hei applica ion and ope a ion in he design o elec onic ci cui s o SRAM memo ies.
Fu he mo e, i is hoped ha his wo k will se e as a solid ounda ion o u u e s udies in
elec onics and in o ma ion echnology.
Keywo ds
T ansis o , memo y, SRAM, leng h, wid h, channel, LTSpice, nanome e s, NMOS,
PMOS.
Índice de Con enidos
ÍNDICE DE CONTENIDOS
Capí ulo 1 - In oducción ........................................................................................................ 1
Chap e 1 - In oduc ion ........................................................................................................11
Capí ulo 2 - His o ia de los T ansis o es ..................................................................................17
Capí ulo 3 - El T ansis o MOSFET ............................................................................................23
3.1 Longi ud y Anchu a del Canal ....................................................................................24
Capí ulo 4 - A qui ec u a de las Memo ias SRAM ................................................................27
4.1 Celda SRAM ..................................................................................................................27
4.1.1 Ope ación de esc i u a .........................................................................................27
4.1.2 Ope ación de lec u a ............................................................................................28
4.2 Decodi icado de Línea de Palab a ...........................................................................32
4.3 Decodi icado de Columna ........................................................................................34
4.4 Ampli icado Di e encial de Salida .............................................................................35
4.5 A qui ec u a Comple a ................................................................................................36
Capí ulo 5 - Simulaciones.......................................................................................................37
5.1 Esc i u a ..........................................................................................................................37
5.2 Lec u a ...........................................................................................................................42
5.3 Lec u a/Esc i u a ...........................................................................................................47
Capí ulo 6 - Conclusiones y T abajo Fu u o ..........................................................................51
Chap e 6 - Conclusions and Fu u e Wo k ............................................................................55
Capí ulo 7 - Bibliog a ía ..........................................................................................................59
Índice de Figu as
ÍNDICE DE FIGURAS
Figu a 1. Vál ula de acío .....................................................................................................17
Figu a 2. Equipo de in es igación de AT&T ..........................................................................18
Figu a 3. P ime ansis o bipola ...........................................................................................19
Figu a 4. William Shockley ......................................................................................................19
Figu a 5. Los 8 T aido es del Silicon Valley ............................................................................20
Figu a 6. P ime ci cui o in eg ado de la his o ia (Jack Kilby) .............................................21
Figu a 7. Ci cui o in eg ado de Fai child Semiconduc o s ..................................................21
Figu a 8. Es uc u a MOS ........................................................................................................23
Figu a 9. Anchu a (W) y longi ud (L) del canal ....................................................................26
Figu a 10. Tamaño eal de un ansis o de 40nm ................................................................26
Figu a 11. P oyec o: A qui ec u a Celda SRAM ..................................................................27
Figu a 12. P oyec o: Condensado es de ca ga pa ási a ...................................................29
Figu a 13. P oyec o: Condensado es de ca ga pa ási a ...................................................30
Figu a 14. P oyec o: Condensado es de ca ga pa ási a ...................................................31
Figu a 15. P oyec o: Condensado es de ca ga pa ási a ...................................................31
Figu a 16. P oyec o: A qui ec u a Decodi icado de línea ...............................................33
Figu a 17. P oyec o: A qui ec u a Decodi icado de columna ........................................35
Figu a 18. P oyec o: A qui ec u a Ampli icado .................................................................35
Figu a 19. P oyec o: A qui ec u a SRAM Comple a ...........................................................36
Figu a 20. P oyec o: T ansis o 16nm SRAM Esc i u a Base ................................................37
Figu a 21. P oyec o: T ansis o 16nm SRAM Esc i u a Base ................................................39
Figu a 22. F ecuencia de esc i u a ........................................................................................39
Índice de Figu as
Figu a 23. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando L L(50)-
1 ........................................................................................................................................40
Figu a 24. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando L L(50)-
2 ........................................................................................................................................40
Figu a 25. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando W
W(24)-1 .............................................................................................................................41
Figu a 26. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando W
W(24)-2 .............................................................................................................................42
Figu a 27. P oyec o: T ansis o 16nm SRAM Lec u a Base .................................................42
Figu a 28. P oyec o: T ansis o 16nm SRAM Lec u a Base .................................................43
Figu a 29. P oyec o: T ansis o 16nm SRAM Lec u a Lec u a-Rápida ...............................44
Figu a 30. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando W W(15nm) ..............................................................................................45
Figu a 31. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando W W(20nm) ..............................................................................................45
Figu a 32. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando W W(25nm) ..............................................................................................45
Figu a 33. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando W W(30nm) ..............................................................................................45
Figu a 34. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando W Jun os) .................................................................................................46
Figu a 35. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando L L(20nm) .................................................................................................46
Figu a 36. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando L L(30nm) .................................................................................................46
Figu a 37. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a
Modi icando L L(40nm) .................................................................................................47
Índice de Tablas
5
a chi o a o o. Una ez que se ha c eado el ci cui o, los usua ios pueden simula su
compo amien o u ilizando la unción de simulación de LTspice.
La unción de simulación de LTspice es muy pode osa y o ece una amplia gama
de opciones de simulación. Los usua ios pueden simula ci cui os en el dominio del
iempo, donde se mues a cómo cambia el ol aje o la co ien e en unción del iempo;
o en el dominio de la ecuencia, donde se mues a cómo el ci cui o esponde a
di e en es ecuencias de en ada. Los usua ios ambién pueden simula el
compo amien o ansi o io de los ci cui os, lo que les pe mi e e cómo se compo a el
ci cui o cuando se aplica una señal de en ada epen ina.
Además, LTspice ambién o ece he amien as a anzadas de análisis de
esul ados, como g á icos en 3D y he amien as de análisis de Fou ie . Es as he amien as
pe mi en a los usua ios isualiza el compo amien o del ci cui o en di e en es
dimensiones y ecuencias.
Una de las p incipales en ajas de LTspice es que es g a ui o y de código abie o.
Es o signi ica que cualquie pe sona puede desca ga el so wa e y u iliza lo pa a simula
ci cui os sin ene que paga po ello. Además, como es de código abie o, los usua ios
pueden modi ica el so wa e y ag ega sus p opias ca ac e ís icas o componen es si así
lo desean. LTspice u iliza modelos p ecisos de componen es elec ónicos y o ece una
amplia gama de opciones de simulación pa a ga an iza que las simulaciones sean
exac as y con iables. Es o es especialmen e impo an e pa a diseñado es de ci cui os y
o os p o esionales que necesi an simula ci cui os con igu osos de alles pa a ga an iza
su co ec o uncionamien o.
LTspice es una he amien a muy comple a y pode osa pa a el diseño y la
simulación de ci cui os elec ónicos. Su in e az in ui i a y ácil de usa , combinada con
su amplia biblio eca de modelos de disposi i os elec ónicos, lo hacen una he amien a
indispensable pa a es udian es, ingenie os y diseñado es de ci cui os. La capacidad de
simula ci cui os en el dominio del iempo y en el dominio de la ecuencia, jun o con sus
he amien as de análisis de esul ados, hacen de LTspice una he amien a esencial en el
p oceso de diseño y e aluación de ci cui os elec ónicos.

Índice de Tablas
6
En el caso que nos concie ne, LTspice simula un ansis o MOS gené ico como un
modelo de disposi i o. Los modelos de disposi i os MOS es án basados en la ísica
subyacen e del disposi i o y u ilizan ecuaciones ma emá icas pa a desc ibi su
compo amien o. Es os modelos de disposi i os se basan en pa áme os ísicos ales
como la densidad de ca ga en la in e az en e el óxido y el canal, la mo ilidad de los
elec ones, la anchu a del canal, e c. He abajado con un ansis o eal de 16
nanóme os de longi ud de canal. Es a ecnología ue in oducida po p ime a ez en la
indus ia de semiconduc o es en el año 2014 po a ias emp esas líde es en la
ab icación de chips, incluyendo TSMC, Samsung y GlobalFound ies. Se conside ó una
de las más a anzadas y de al a densidad disponibles en esos años, y se u ilizaba en la
ab icación de una amplia a iedad de disposi i os elec ónicos, desde p ocesado es
has a memo ias y o os ci cui os in eg ados.
La ecnología de p oceso de 16nm pe mi ió la p oducción de ansis o es con
amaños mucho más pequeños y ca ac e ís icas eléc icas mejo adas en compa ación
con las ecnologías an e io es. Con es a ecnología, se pudie on ab ica ansis o es con
una mayo densidad de in eg ación, mayo elocidad y meno consumo de ene gía en
compa ación con los ansis o es ab icados con ecnologías de p oceso an e io es.
El In e na ional Roadmap o De ices and Sys ems (IRDS) es ableció un plan
es a égico pa a el u u o de la ecnología de semiconduc o es, que incluyó la
educción de la anchu a del canal de los ansis o es en un 25% cada dos años pa a
cumpli con la Ley de Moo e. Ac ualmen e, la ecnología de p oceso de ab icación de
semiconduc o es ha e olucionado has a el nodo de 5nm.
En es e p oyec o, se ha u ilizado el modelo ma emá ico gené ico "P edic i e
Technology Model" (PTM) pa a ealiza las p uebas. Es e modelo es un conjun o de
ecuaciones ma emá icas que desc iben el compo amien o eléc ico de los ansis o es
en unción de las ca ac e ís icas de ab icación y el diseño del ansis o .
Los modelos PTM se u ilizan ampliamen e en la indus ia de la ab icación de
semiconduc o es pa a p edeci cómo unciona án los ansis o es en di e en es
condiciones de ope ación. Se basan en da os expe imen ales y se calib an pa a
p opo ciona una p ecisión óp ima en la p edicción del compo amien o del ansis o .
Índice de Tablas
7
La p ecisión de es os modelos es muy impo an e pa a la indus ia de la ab icación de
semiconduc o es, ya que pe mi e a los diseñado es de ci cui os in eg ados y a los
ab ican es op imiza el endimien o y la e iciencia ene gé ica de los disposi i os
elec ónicos que u ilizan ansis o es.
A con inuación, se mues an los modelos NMOS (Tabla 1) y PMOS (Tabla 2):
* PTM Low Powe 16nm Me al Ga e / High-K / S ained-Si
* nominal Vdd = 0.9V
.model nmos nmos le el = 54
+ e sion = 4.0 binuni = 1 pa amchk= 1 mobmod = 0
+capmod = 2 igcmod = 1 igbmod = 1 geomod = 1
+diomod = 1 dsmod = 0 bodymod= 1 ga emod= 1
+pe mod = 1 acnqsmod= 0 nqsmod= 0
+ nom = 27 oxe = 1.2e-009 oxp = 9e-010 oxm = 1.2e-009
+d ox = 3e-010 eps ox = 3.9 win = 5e-009 lin = 0
+ll = 0 wl = 0 lln = 1 wln = 1
+lw = 0 ww = 0 lwn = 1 wwn = 1
+lwl = 0 wwl = 0 xpa = 0 ox e = 1.2e-009
+ h0 = 0.68191 k1 = 0.4 k2 = 0 k3 = 0
+k3b = 0 w0 = 2.5e-006 d 0 = 1 d 1 = 2
+d 2 = 0 d 0w = 0 d 1w = 0 d 2w = 0
+dsub = 0.1 min = 0.05 o l = 0 d p0 = 1e-011
+d p1 = 0.1 lpe0 = 0 lpeb = 0 xj = 5e-009
+nga e = 1e+023 ndep = 7e+018 nsd = 2e+020 phin = 0
+cdsc = 0 cdscb = 0 cdscd = 0 ci = 0
+ o = -0.1014 n ac o = 1.6 e a0 = 0.0095 e ab = 0
+ b = -0.55 u0 = 0.028 ua = 6e-010 ub = 1.2e-018
+uc = 0 sa = 200000 a0 = 1 ags = 0
+a1 = 0 a2 = 1 b0 = 0 b1 = 0
+ke a = 0.04 dwg = 0 dwb = 0 pclm = 0.02
+pdiblc1 = 0.001 pdiblc2 = 0.001 pdiblcb = -0.005 d ou = 0.5
+p ag = 1e-020 del a = 0.01 pscbe1 = 8.14e+008 pscbe2 = 1e-007
+ p ou = 0.2 pdi s = 0.01 pdi sd = 0.23 pdi sl = 2300000
+ sh = 5 dsw = 170 sw = 75 dw = 75
+ dswmin = 0 dwmin = 0 swmin = 0 p wg = 0
+p wb = 0 w = 1 alpha0 = 0.074 alpha1 = 0.005
+be a0 = 30 agidl = 0.0002 bgidl = 2.1e+009 cgidl = 0.0002
+egidl = 0.8 aigbacc = 0.012 bigbacc = 0.0028 cigbacc = 0.002
+nigbacc = 1 aigbin = 0.014 bigbin = 0.004 cigbin = 0.004
+eigbin = 1.1 nigbin = 3 aigc = 0.015211 bigc = 0.0027432
+cigc = 0.002 aigsd = 0.015211 bigsd = 0.0027432 cigsd = 0.002
Índice de Tablas
8
+nigc = 1 poxedge = 1 pigcd = 1 n ox = 1
+x c g1 = 12 x c g2 = 5
+cgso = 5e-011 cgdo = 5e-011 cgbo = 2.56e-011 cgdl = 2.653e-010
+cgsl = 2.653e-010 ckappas = 0.03 ckappad = 0.03 acde = 1
+moin = 15 no = 0.9 o c = 0.02
+k 1 = -0.11 k 1l = 0 k 2 = 0.022 u e = -1.5
+ua1 = 4.31e-009 ub1 = 7.61e-018 uc1 = -5.6e-011 p = 0
+a = 33000
+ noimod = 1 noimod = 0
+jss = 0.0001 jsws = 1e-011 jswgs = 1e-010 njs = 1
+ij hs wd= 0.01 ij hs e = 0.001 b s = 10 xjb s = 1
+jsd = 0.0001 jswd = 1e-011 jswgd = 1e-010 njd = 1
+ij hd wd= 0.01 ij hd e = 0.001 b d = 10 xjb d = 1
+pbs = 1 cjs = 0.0005 mjs = 0.5 pbsws = 1
+cjsws = 5e-010 mjsws = 0.33 pbswgs = 1 cjswgs = 3e-010
+mjswgs = 0.33 pbd = 1 cjd = 0.0005 mjd = 0.5
+pbswd = 1 cjswd = 5e-010 mjswd = 0.33 pbswgd = 1
+cjswgd = 5e-010 mjswgd = 0.33 pb = 0.005 cj = 0.001
+ pbsw = 0.005 cjsw = 0.001 pbswg = 0.005 cjswg = 0.001
+x is = 3 x id = 3
+dmcg = 0 dmci = 0 dmdg = 0 dmcg = 0
+dwj = 0 xgw = 0 xgl = 0
+ shg = 0.4 gbmin = 1e-010 bpb = 5 bpd = 15
+ bps = 15 bdb = 15 bsb = 15 ngcon = 1
Tabla 1. Modelo 16nm NMOS
.model pmos pmos le el = 54
+ e sion = 4.0 binuni = 1 pa amchk= 1 mobmod = 0
+capmod = 2 igcmod = 1 igbmod = 1 geomod = 1
+diomod = 1 dsmod = 0 bodymod= 1 ga emod= 1
+pe mod = 1 acnqsmod= 0 nqsmod= 0
+ nom = 27 oxe = 1.22e-009 oxp = 9e-010 oxm = 1.22e-009
+d ox = 3.2e-010 eps ox = 3.9 win = 5e-009 lin = 8e-010
+ll = 0 wl = 0 lln = 1 wln = 1
+lw = 0 ww = 0 lwn = 1 wwn = 1
+lwl = 0 wwl = 0 xpa = 0 ox e = 1.22e-009
+ h0 = -0.6862 k1 = 0.4 k2 = -0.01 k3 = 0
+k3b = 0 w0 = 2.5e-006 d 0 = 1 d 1 = 2
+d 2 = -0.032 d 0w = 0 d 1w = 0 d 2w = 0
+dsub = 0.1 min = 0.05 o l = 0 d p0 = 1e-011
+d p1 = 0.05 lpe0 = 0 lpeb = 0 xj = 7.2e-009
+nga e = 1e+023 ndep = 4.4e+018 nsd = 2e+020 phin = 0
+cdsc = 0 cdscb = 0 cdscd = 0 ci = 0
Índice de Tablas
9
+ o = -0.08 n ac o = 1.8 e a0 = 0.0095 e ab = 0
+ b = 0.55 u0 = 0.0075 ua = 2e-009 ub = 5e-019
+uc = 0 sa = 195000 a0 = 1 ags = 1e-020
+a1 = 0 a2 = 1 b0 = 0 b1 = 0
+ke a = -0.047 dwg = 0 dwb = 0 pclm = 0.12
+pdiblc1 = 0.001 pdiblc2 = 0.001 pdiblcb = 3.4e-008 d ou = 0.56
+p ag = 1e-020 del a = 0.01 pscbe1 = 8.14e+008 pscbe2 = 9.58e-007
+ p ou = 0.2 pdi s = 0.08 pdi sd = 0.23 pdi sl = 2300000
+ sh = 5 dsw = 220 sw = 72.5 dw = 72.5
+ dswmin = 0 dwmin = 0 swmin = 0 p wg = 0
+p wb = 0 w = 1 alpha0 = 0.074 alpha1 = 0.005
+be a0 = 30 agidl = 0.0002 bgidl = 2.1e+009 cgidl = 0.0002
+egidl = 0.8 aigbacc = 0.012 bigbacc = 0.0028 cigbacc = 0.002
+nigbacc = 1 aigbin = 0.014 bigbin = 0.004 cigbin = 0.004
+eigbin = 1.1 nigbin = 3 aigc = 0.0097 bigc = 0.00125
+cigc = 0.0008 aigsd = 0.0115 bigsd = 0.00125 cigsd = 0.0008
+nigc = 1 poxedge = 1 pigcd = 1 n ox = 1
+x c g1 = 12 x c g2 = 5
+cgso = 5e-011 cgdo = 5e-011 cgbo = 2.56e-011 cgdl = 2.653e-010
+cgsl = 2.653e-010 ckappas = 0.03 ckappad = 0.03 acde = 1
+moin = 15 no = 0.9 o c = 0.02
+k 1 = -0.11 k 1l = 0 k 2 = 0.022 u e = -1.5
+ua1 = 4.31e-009 ub1 = 7.61e-018 uc1 = -5.6e-011 p = 0
+a = 33000
+ noimod = 1 noimod = 0
+jss = 0.0001 jsws = 1e-011 jswgs = 1e-010 njs = 1
+ij hs wd= 0.01 ij hs e = 0.001 b s = 10 xjb s = 1
+jsd = 0.0001 jswd = 1e-011 jswgd = 1e-010 njd = 1
+ij hd wd= 0.01 ij hd e = 0.001 b d = 10 xjb d = 1
+pbs = 1 cjs = 0.0005 mjs = 0.5 pbsws = 1
+cjsws = 5e-010 mjsws = 0.33 pbswgs = 1 cjswgs = 3e-010
+mjswgs = 0.33 pbd = 1 cjd = 0.0005 mjd = 0.5
+pbswd = 1 cjswd = 5e-010 mjswd = 0.33 pbswgd = 1
+cjswgd = 5e-010 mjswgd = 0.33 pb = 0.005 cj = 0.001
+ pbsw = 0.005 cjsw = 0.001 pbswg = 0.005 cjswg = 0.001
+x is = 3 x id = 3
+dmcg = 0 dmci = 0 dmdg = 0 dmcg = 0
+dwj = 0 xgw = 0 xgl = 0
+ shg = 0.4 gbmin = 1e-010 bpb = 5 bpd = 15
+ bps = 15 bdb = 15 bsb = 15 ngcon = 1
Tabla 2. Modelo 16nm PMOS

Índice de Tablas
11
Chap e 1 - In oduc ion
Mo i a ion
SRAM memo ies a e an impo an ype o memo y used in many elec onic
de ices, especially in he compu e indus y. These memo ies a e made up o memo y
cells ha use MOSFET ansis o s o s o e and e ie e da a. Howe e , he design and
ope a ion o SRAM memo ies s ill pose challenges, such as educing he size o he
ansis o s and educing powe consump ion. One o he ways o add ess hese
challenges is by using di e en ypes o MOSFET ansis o s. These a e elec onic de ices
used o con ol he low o elec ical cu en in a ci cui .
The e exis di e en ypes o MOSFET ansis o s, such as p-channel and n-channel
ones, which ha e di e en elec ical p ope ies. The e o e, a s udy o he e ec o
di e en ypes o MOSFET ansis o s on SRAM memo ies can be highly mo i a ing, since
i could p o ide aluable in o ma ion on how o imp o e hei design and ope a ion. In
pa icula , i could be in es iga ed how he use o di e en ypes o MOSFET ansis o s
a ec s he access speed and he s abili y o he da a s o ed in he SRAM memo y. This
s udy could be ca ied ou h ough compu a ional simula ions and expe imen al es s,
using di e en con igu a ions o ansis o s and SRAM memo ies. The esul s o his s udy
could p o ide aluable in o ma ion o he op imiza ion o SRAM memo ies and hei
in eg a ion in o nex -gene a ion elec onic de ices. In summa y, a s udy o he e ec o
di e en ypes o MOSFET ansis o s on SRAM memo ies could be highly mo i a ing, since
i could add ess some o he cu en challenges in he design and ope a ion o hese
memo ies. Fu he mo e, i could ha e a signi ican impac on he compu ing and
elec onics indus y, by imp o ing he e iciency and pe o mance o elec onic indus y,
by imp o ing he e iciency and pe o mance o elec onic de ices.
Índice de Tablas
12
Goals
1. To analyze he e ec o di e en physical pa ame e s o MOS ansis o s (such
as channel size, channel leng h, e c.) on he pe o mance o SRAM memo ies.
Compu a ional simula ions and expe imen al es s can be pe o med o
measu e he access speed, powe consump ion, and s abili y o da a s o ed
in SRAM based on hese pa ame e s.
2. To in es iga e he in luence o he a iabili y o he physical pa ame e s o MOS
ansis o s on he pe o mance o SRAM memo ies. The a iabili y o he
physical pa ame e s o MOS ansis o s can a ec he eliabili y and quali y o
SRAM memo ies, so i is impo an o unde s and how hese wo a iables a e
ela ed. This objec i e can be achie ed by ca ying ou simula ions and
expe imen al es s.
3. To design and op imize he s uc u e o he SRAM o maximize pe o mance
based on he physical pa ame e s o he MOS ansis o s. Using he esul s o
he abo e objec i es, he s uc u e o SRAM memo y can be designed and
op imized o maximize i s.
Índice de Tablas
13
Wo k plan
The s udy was pe o med wi h LTSpice XVII, also known as "Swi che CAD". I is a
gene al pu pose elec ical and elec onic ci cui simula ion so wa e ha is used by
enginee s and designe s a ound he wo ld o simula e he beha io o complex ci cui s.
I has been de eloped by Analog De ices and is ee o download and use.
LTSpice allows use s o c ea e and simula e ci cui s quickly and easily. The so wa e
uses a disc e e e en simula ion model o simula e ci cui beha io . This means ha he
so wa e di ides ime in o small in e als and simula es he ci cui beha io a each
in e al. In his way, LTspice can simula e complex ci cui s in a ac ion o he ime i would
ake o pe o m he simula ion analy ically, he e a e h ee ypes:
• DC analysis: i is pe o med in s eady s a e, i.e., i is assumed ha he e a e
no a ia ions o e ime. I is used o s udy he beha io o he ci cui unde
equilib ium condi ions, such as he calcula ion o cu en s and ol ages a
a speci ic poin o he ci cui .
• T ansien Analysis: I simula es he beha io o he ci cui o e ime,
conside ing he a ia ions o he signals. I is used o s udy he dynamic
beha io o he ci cui and how i esponds o di e en s imuli, such as a
change in he inpu .
• F equency Analysis: I simula es he beha io o he ci cui as a unc ion o
he equency o he signal. I is used o s udy how a ci cui esponds o
di e en equencies and how his a ec s he ou pu signal.
The so wa e includes a wide ange o elec onic componen s, om esis o s and
capaci o s o powe de ices, ansis o s and in eg a ed ci cui s. In addi ion, use s can
add hei own componen models i hey a e no in he so wa e lib a y.
Elec onic componen manu ac u e s o en p o ide models o hei de ices o
use in simula ion p og ams such as LTSpice. These models a e based on ac ual chip
measu emen s and a e adjus ed o make he simula ion esul s as accu a e as possible.
Índice de Tablas
14
De ice models a e essen ial o accu a e and eliable simula ions o elec onic ci cui s.
Di e en models a e a ailable:
1. Ideal model: This is he mos basic model. The componen is conside ed o
be pe ec and has no limi a ions o impe ec ions. Fo example, an ideal
model o a diode would ha e no in e nal esis ance o e e se cu en
limi a ion.
2. Pa ame e model: This model akes in o accoun some basic pa ame e s o
he componen , such as in e nal esis ance, pa asi ic capaci ance,
pa asi ic induc ance, e c. Pa ame e models a e mo e ealis ic han ideal
models, bu s ill simpli y many o he componen 's cha ac e is ics.
3. Subci cui model: Subci cui models allow a mo e de ailed model o he
componen o be de ined by cons uc ing an equi alen ci cui ha
ep esen s he beha io o he componen . These models can ake in o
accoun mo e complex e ec s such as empe a u e dependence,
nonlinea i y, hys e esis, e c.
4. De ice model: De ice models a e highly in ica e and comp ehensi e, and
a e c a ed o p ecisely depic he beha io o componen s ac oss a b oad
spec um o condi ions. These models ake in o accoun ac o s such as
de ice geome y, empe a u e e ec s, pa ame e a ia ion wi h
equency, e c. These models o en equi e de ailed in o ma ion on
componen cha ac e is ics such as ans e cu es, impedance cu es, bias
cu es, e c. This is he model I ha e used o he simula ions.
LTspice also o e s an in ui i e g aphical use in e ace ha allows use s o c ea e
ci cui s by d agging and d opping componen s and connec ing hem oge he . Use s
can use he copy and pas e unc ion o copy ci cui s om one ile o ano he . Once he
ci cui has been c ea ed, use s can simula e i s beha io using LTspice's simula ion
unc ion.
The LTspice simula ion unc ion is e y powe ul and o e s a wide ange o
simula ion op ions. Use s can simula e ci cui s in he ime domain, whe e i shows how he
His o ia de los T ansis o es
21
consiguió ab ica lo que se conside a el p ime ci cui o in eg ado (Figu a 6) y el año 2000
ecibió el P emio Nobel.
Figu a 6. P ime ci cui o in eg ado de la his o ia (Jack Kilby)
En pa alelo Fai child Semiconduc o s unos meses después del ci cui o pa alelo de
Jack Kilby c eó su p opio p o o ipo de ci cui o in eg ado (Figu a 7), con piezas que
es aban mucho más de inidas y cuya ecnología e a muy simila a la que usamos hoy
en día ( o oli og a ía, p ocesos de dopado po di usión, e c).
Figu a 7. Ci cui o in eg ado de Fai child Semiconduc o s
Robe Noyse y Go don Moo e ue on los dos undado es de In el, que es la
emp esa más impo an e hoy en día ab icando p ocesado es.
El núme o de ansis o es que se incluían en los ci cui os in eg ados ue c eciendo
ápidamen e. Una de las azones que conduje on a ese inc emen o ue la educción del
amaño de és os, con las consiguien es en ajas: mayo elocidad, meno consumo de

His o ia de los T ansis o es
22
po encia y mayo núme o de disposi i os en un mismo ci cui o in eg ado, llamado
“chip”. El aumen o inicial de la can idad de ansis o es que se in eg aban en un chip,
aunque oda ía e a un núme o muy educido, lle ó a Go don Moo e a enuncia una
p edicción el 19 de ab il de 1965: “La complejidad de los ci cui os in eg ados ha c ecido
a un i mo de un ac o dos po año. Es e i mo se a a man ene du an e los p óximos 10
años, llegando a 65000 ansis o es po chip en 1975”. A es e enunciado se le conoce
como Ley de Moo e.
El T ansis o MOSFET
23
Capí ulo 3 - El T ansis o MOSFET
El MOSFET (Me al-Oxide-Semiconduc o Field E ec T ansis o ) es el ansis o más
u ilizado en la indus ia de la mic oelec ónica. Se compone de dos e minales y es
capas: Un sus a o de silicio, pu o P o N, sob e el cual se gene a una capa de óxido de
silicio (SiO2) que posee ca ac e ís icas dieléc icas o aislan es. Po úl imo, sob e es a se
coloca una capa de me al (Aluminio o polisilicio), que posee ca ac e ís icas
conduc o as, como se mues a en la Figu a 8.
Figu a 8. Es uc u a MOS
Un ma e ial del ipo N es aquel que iene un exceso de elec ones, es deci , es á
dopado nega i amen e. Mien as que un ma e ial de ipo P es aquel que iene al a
de elec ones y po lo an o exceso de “huecos”. Los huecos son a ibuidos a la ausencia
de elec ones, po lo que el ma e ial de ipo P es á dopado posi i amen e.
Un MOSFET es á compues o básicamen e po 3 e minales: Pue a(G), Fuen e(S),
D enado (D). El sus a o(B), aunque es una pa e impo an e de la es uc u a del MOSFET,
no se conside a un e minal ac i o.
Exis en dos ipos de ansis o es MOS: los NMOS y los PMOS. En el caso de un
ansis o ipo PMOS como en la Figu a 8 , podemos obse a que cons a de un sus a o
ipo N y dos pozos ipo P sepa ados po una cie a dis ancia. En dicha zona se o ma á
el canal. Uno de los pozos se denomina d enado (D) y el o o, uen e (S). Sob e el canal
se deposi a una capa de óxido aislan e y, encima de és a, se coloca una capa de me al
que o ma á la pue a (G). El obje i o del MOSFET es con ola el lujo de co ien e
El T ansis o MOSFET
24
exis en e en e la uen e y el d enado median e un po encial aplicado en la pue a.
Cuando se aplica un ol aje nega i o a la pue a mayo que VT ( ol aje mínimo que se
debe aplica a G pa a que comience a conduci co ien e en e S y D), se consigue
in e i el sus a o en la zona in e io del óxido que a ae a los huecos (ca gas posi i as)
hacia la supe icie del canal, o mando así un conduc o que pe mi e la ci culación de
la co ien e eléc ica en e la uen e y el d enado . En el caso de un ansis o ipo NMOS,
la es uc u a es simila , pe o el sus a o es de ipo P, los pozos son de ipo N, y la ensión
en la pue a ha de se posi i a.
Cuan o mayo sea la ensión que le apliquemos a la pue a mayo se á el canal,
pe mi iendo así que ci cule más co ien e. Sin emba go, llega un momen o donde el
canal no puede ag anda se más y no puede ci cula más co ien e, en ese momen o el
MOSFET es á sa u ado. En la Tabla 3 se pueden encon a las ecuaciones ca ac e ís icas
que gene an los es posibles es ados en el ansis o NMOS, mien as que en la Tabla 4
se encuen an las co espondien es al PMOS.
Región de Co e
Región Lineal
Región de Sa u ación
𝑉𝐺𝑆 < 𝑉𝑇
𝑉𝐺𝑆 ≥ 𝑉𝑇, 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇
𝑉𝐺𝑆 ≥ 𝑉𝑇, 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇
Tabla 3. Es ados ansis o NMOS
Región de Co e
Región Lineal
Región de Sa u ación
𝑉𝐺𝑆 > 𝑉𝑇
𝑉𝐺𝑆 ≤ 𝑉𝑇, 𝑉𝐷𝑆 > 𝑉𝐺𝑆 − 𝑉𝑇
𝑉𝐺𝑆 ≤ 𝑉𝑇, 𝑉𝐷𝑆 ≤ 𝑉𝐺𝑆 − 𝑉𝑇
Tabla 4. Es ados ansis o PMOS
3.1 Longi ud y Anchu a del Canal
El ancho y la longi ud del canal son dos dimensiones ísicas cla e de los
ansis o es MOS. Es as dimensiones a ec an di ec amen e el compo amien o eléc ico
del ansis o .
El ancho del canal se e ie e a la dimensión del ancho de la egión ac i a del
ansis o MOS en la di ección pe pendicula al lujo de co ien e. Es e amaño se deno a
El T ansis o MOSFET
25
como "W". El ancho del canal a ec a di ec amen e a la co ien e máxima que puede
pasa a a és del ansis o MOS. Los ansis o es MOS con anchos de canal más g andes
pueden maneja co ien es más al as que los ansis o es MOS con anchos de canal más
pequeños ya que el pa áme o de ansconduc ancia (k) aumen a con dicha anchu a,
como se ap ecia en la siguien e ecuación:
𝑘 = 𝐾𝑃 ∗ 𝑊
𝐿
Po o o lado, la Tabla 5 y la Tabla 6 mues an las ecuaciones de co ien e del
NMOS y PMOS espec i amen e.
Co e
Lineal
Sa u ación
𝐼𝐷 = 0
𝐼𝐷 = 𝑘[(𝑉𝐺𝑆 − 𝑉𝑇) ∗ 𝑉𝐷𝑆 −𝑉𝐷𝑆2
2]
𝐼𝐷 =1
2∗ 𝑘 ∗ (𝑉𝐺𝑆 − 𝑉𝑇)2
Tabla 5. Ecuaciones de co ien e, ansis o NMOS
Co e
Lineal
Sa u ación
𝐼𝐷 = 0
𝐼𝐷 = −𝑘[(𝑉𝐺𝑆 − 𝑉𝑇) ∗ 𝑉𝐷𝑆 −𝑉𝐷𝑆2
2]
𝐼𝐷 = − 1
2∗ 𝑘 ∗ (𝑉𝐺𝑆 − 𝑉𝑇)2
Tabla 6. Ecuaciones de co ien e, ansis o PMOS
La longi ud del canal se e ie e a la dimensión de la longi ud de la egión ac i a
del ansis o MOS. Es e amaño se indica como "L". La longi ud del canal a ec a
di ec amen e el ol aje umb al (VT) del ansis o MOS, es deci , el ol aje de pue a
mínimo eque ido pa a que el ansis o comience a conduci co ien e. Un ansis o MOS
con una longi ud de canal más co a end á un ol aje de umb al más bajo y, po lo
an o, se ac i a á más ácilmen e.
En la Figu a 9 se obse a de mane a g á ica qué son la anchu a y la longi ud de
canal del ansis o MOS.
El T ansis o MOSFET
26
Figu a 9. Anchu a (W) y longi ud (L) del canal
El ancho y la longi ud del canal son pa áme os impo an es que a ec an el
compo amien o eléc ico de los pozos MOS. La selección co ec a de es os pa áme os
es undamen al pa a el diseño y la op imización de ci cui os elec ónicos que u ilizan
ansis o es MOS.
Debemos ene en cuen a que cuando se dice que un ansis o iene un amaño
de po ejemplo 40 nanóme os, se e ie e a la longi ud del canal. Pe o el ansis o es más
g ande que dicha medida, ya que el amaño ísico de la oblea de silicio que con iene
el ansis o es supe io a esos 40 nanóme os. En la Figu a 10 podemos e un ejemplo
cla o.
Figu a 10. Tamaño eal de un ansis o de 40nm
Con el MOSFET se ha conseguido un in e up o con olado eléc icamen e a
escala muy educida, lo cual hace mucho más ácil jun a una can idad conside able
de MOSFET en un chip que de o o ipo de ansis o es. Cada ez se pueden ab ica
MOSFET mucho más pequeños, que ocupen menos espacio y que sean mucho más
e icien es.

A qui ec u a de las Memo ias SRAM
27
Capí ulo 4 - A qui ec u a de las Memo ias SRAM
4.1 Celda SRAM
La celda SRAM es á o mada po un ci cui o bies able que es á o mado po dos
in e so es uno en en ado al o o, al cual accedemos median e dos ansis o es.
La línea de palab a ac i a los dos ansis o es de acceso al bies able y la línea de
bi s con iene el alo leído o el alo que que emos esc ibi . En la Figu a 11 se obse a el
ci cui o de una celda SRAM a ni el ansis o :
Figu a 11. P oyec o: A qui ec u a Celda SRAM
4.1.1 Ope ación de esc i u a
Pa a ealiza una ope ación de esc i u a, los ansis o es M5 y M6 han de conduci ,
pa a ello se debe cumpli que el ol aje de la línea de palab a sea mayo que la ensión
umb al pa a que dichos ansis o es dejen de es a en co e y pasen a conduci .
Pa a almacena un 1 lógico en la celda, hay que pone en la línea de bi s el alo
VDD y en la línea de bi s negada hay que pone un 0.
En el caso de almacena un 0, la línea de bi s end á en alo 0, mien as que la
negada end á VDD.
A qui ec u a de las Memo ias SRAM
28
En una memo ia SRAM hay decenas de miles de celdas po lo que exis en
di e en es líneas de palab as y de bi s que deben se seleccionadas co ec amen e pa a
ealiza la ope ación. Las líneas de palab a es án siemp e ísicamen e conec adas a los
ansis o es de acceso. Lo que a ía es el es ado de esos ansis o es, que puede se
abie o o ce ado, y es lo que de e mina si la línea de palab a es á ac i a o no, es deci ,
de odas las M líneas de palab as que iene nues a memo ia solo es a án ac i adas las
que es én conec adas a VDD. Cuando se ac i a una línea de palab as se ac i an las N
celdas de esa línea, po lo que pa a selecciona la celda conc e a bas a con ac i a
las líneas de bi s pa a selecciona la columna donde que emos esc ibi .
Las memo ias SRAM equie en un iempo de e minado pa a esc ibi los da os, ya
que el cambio de es ado del bies able es un p oceso que equie e cie o iempo pa a
comple a se. Po lo an o, el iempo necesa io pa a esc ibi a a depende de las
capacidades equi alen es de los pun os 𝑄 y 𝑄 y de la co ien e que engamos disponible
pa a ca ga los.
Los ansis o es de paso (M5 y M6) no an a pe mi i alcanza el alo VDD, sino que
a a queda un alo de VDD - VT, siendo es e úl imo la ensión umb al, pe o es o no in luye
en el esul ado ya en los bies ables bas a que la ensión supe e el pun o de ansición
que ípicamen e es VDD / 2, pa a que la p opia ealimen ación del pa de bies ables
haga que la in o mación ca gada ienda a 0 o a VDD.
4.1.2 Ope ación de lec u a
Al ealiza una ope ación de lec u a, p ime o ha de habe un alo almacenado
en 𝑄 y en 𝑄 pa a ex ae . A su ez, las memo ias SRAM son memo ias no des uc i as po
lo an o no solo se ex ae el alo , sino que además man enemos el da o. Se ealiza de
la siguien e o ma:
1. En p ime luga , lo que se necesi a es p eca ga la línea de bi s y la línea
de bi s negada a una ensión de VDD / 2.
A qui ec u a de las Memo ias SRAM
29
2. El segundo paso es desconec a las líneas de bi s de VDD / 2, es deci lo que
hemos ca gado en el paso an e io , pe o no lo man enemos ya que se
gene a una capacidad pa ási a la que almacena dicha ensión.
3. El e ce paso es ac i a la línea de palab a pa a que los ansis o es M5 y
M6 conduzcan. En ese momen o se hab á conec ado los pun os 𝑄 y 𝑄 con
las líneas de bi s. Dependiendo de lo que se haya almacenado, pueden
ocu i dos casos di e en es.
Son los siguien es:
• 𝑄 = VDD y 𝑄 = 0 (Figu a 12)
Figu a 12. P oyec o: Condensado es de ca ga pa ási a
En la línea de bi s negada hay un alo p eca gado de VDD / 2 que se pone
en con ac o con un alo 𝑄 = 0 po lo an o el condensado C1 se
desca ga en la di ección de las lechas hacia ie a median e el
condensado C2 y el ansis o M1, pe diendo cie a ensión, es deci aho a
la ensión se á algo meno que VDD / 2.
El o o lado se encuen a el ci cui o análogo (Figu a 13):
A qui ec u a de las Memo ias SRAM
30
Figu a 13. P oyec o: Condensado es de ca ga pa ási a
En es e caso sucede lo con a io, cuando se ac i a la línea de palab a se
pone en con ac o 𝑄 (que con iene en ese momen o VDD) con la línea de
bi s que es á a una ensión de VDD / 2, po lo que la capacidad C3 se
desca ga a a és de la capacidad C4 y el alo de la ensión que iene la
línea de bi s sube su alo po encima de VDD / 2.
Es o quie e deci que ob enemos un ol aje di e encial en e la línea de
bi s y la línea de bi s negada.
Se consigue lee el da o cuando:
| 𝑉𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑙𝑎 𝑙í𝑛𝑒𝑎 𝑑𝑒 𝑏𝑖𝑡𝑠 − 𝑉𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑙𝑎 𝑙í𝑛𝑒𝑎 𝑑𝑒 𝑏𝑖𝑡𝑠 𝑛𝑒𝑔𝑎𝑑𝑎 |
≈ 𝑑é𝑐𝑖𝑚𝑎𝑠 𝑑𝑒 𝑣𝑜𝑙𝑡𝑖𝑜𝑠
Es deci , si:
𝑉𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑙𝑎 𝑙í𝑛𝑒𝑎 𝑑𝑒 𝑏𝑖𝑡𝑠 − 𝑉𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑙𝑎 𝑙í𝑛𝑒𝑎 𝑑𝑒 𝑏𝑖𝑡𝑠 𝑛𝑒𝑔𝑎𝑑𝑎 > 0
ese pequeño alo pos e io men e se lle a á al ci cui o ampli icado pa a
que se lea un 1.
Du an e es e p oceso, el alo de la ensión en 𝑄 desciende un poco
(como se ap ecia á en las simulaciones ealizadas en el p óximo capí ulo),
pe o g acias al bies able uel e a su es ado o iginal. Es muy impo an e
que nunca se llegue a baja el alo en 𝑄 po debajo de VDD / 2 ya que, de
lo con a io, se cambia ía el da o que hay gua dado en la celda de
memo ia.
Simulaciones
37
Capí ulo 5 - Simulaciones
Pa a ene una comp ensión más cla a y de allada del uncionamien o de las
memo ias SRAM, se ha decidido aisla en las simulaciones una celda de memo ia y
es udia la indi idualmen e. De es a mane a, se pueden analiza los pa áme os de los
ansis o es que es án p esen es en la celda de memo ia y comp ende mejo cómo
in e ac úan en e sí. El obje i o de es e en oque es ene una mejo comp ensión de los
iempos de la celda de memo ia, como el iempo de lec u a y el iempo de esc i u a.
Una ez que se hayan en endido es os iempos en la celda de memo ia indi idual, se
pod á ex apola es e conocimien o al conjun o comple o de celdas de memo ia en
una memo ia SRAM.
5.1 Esc i u a
La Figu a 20 con iene el p ime ci cui o con el que he abajado:
Figu a 20. P oyec o: T ansis o 16nm SRAM Esc i u a Base
El ansis o de 16 nanóme os se ha incluido con la ins ucción: .include 16nm.pm.
A pa i de aquí odos los ansis o es PMOS y NMOS que incluya se án de es e ipo. Las
longi udes del canal (L) de los ansis o es PMOS y NMOS son de 16 nanóme os que es
el mínimo que nos pe mi e la ecnología de es e modelo. Po o o lado, las anchu as del

Simulaciones
38
canal (W) de los ansis o es PMOS y NMOS son de 11 nanóme os, que es el mínimo de
ancho que nos pe mi e es a ecnología pa a la anchu a.
Pa a que la esc i u a se haga de o ma co ec a, enemos que duplica la
anchu a (W) de los ansis o es M3 Y M4. El mo i o es que es os ansis o es deben ene
una baja esis encia pa a pe mi i que se lea y esc iba ápidamen e la in o mación
almacenada en la celda. La esis encia de acceso depende de la anchu a del ansis o
NMOS, ya que la co ien e que luye a a és del ansis o depende di ec amen e de su
á ea de canal e ec i a. Po lo an o, cuan o mayo sea la anchu a del ansis o NMOS
de acceso, meno se á su esis encia de acceso.
El p oceso de esc i u a es el siguien e:
• Ac i o el ansis o de la línea de bi s pa a que se ponga a VDD y a 0 la
negada o ice e sa.
• Ab o la línea de palab a y en ese momen o los ansis o es M3 y M4 es án
en con ac o con la línea de bi s y se obse a que el bies able e oluciona
hacia donde que emos esc ibi .
• Cie o la línea de palab a.
• Cie o la línea de bi s.
• Pos e io men e el bies able hace su abajo de lle a el alo a VDD o a 0
según lo que se haya esc i o. Es e alo no uel e a cambia has a que no
se ab a de nue o la línea de palab a.
En la Figu a 21 se ealiza la esc i u a de 1 ol io o de 0 ol ios en la celda SRAM (la
g á ica V( alo ) es el da o que se quie e almacena que co esponde a una señal
pe iódica):
Simulaciones
39
Figu a 21. P oyec o: T ansis o 16nm SRAM Esc i u a Base
En la Figu a 22 he c eado dos cu so es, colocados al inicio y al inal del pulso de
eloj de la línea de bi s, ya que es a línea es la que ma ca el inicio y in de la esc i u a en
la celda. Se obse a que la esc i u a se ealiza en menos de 1 nanosegundo,
conc e amen e en 120 picosegundos con una ecuencia de 4 GHz.
Figu a 22. F ecuencia de esc i u a
Al modi ica la longi ud de canal de odos los ansis o es y man ene la anchu a
con los mismos nanóme os, la esc i u a se ealiza inco ec amen e. Pa a que se ea
co ec amen e he aumen ado la longi ud del canal a 50 nanóme os, en la Figu a 23 se
en los esul ados.
Simulaciones
40
Figu a 23. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando L L(50)-1
Si la longi ud de canal aumen a, la esis encia de encendido ambién
aumen a á, lo que signi ica que se necesi a á una ensión más al a pa a encende el
ansis o . Po lo que enemos que aumen a la ensión de en ada, la línea de bi s, la
línea de palab a y VDD. Dichas ensiones las aumen a emos de 3 ol ios a 4 ol ios. Como
las esc i u as se ealizan más len amen e end emos que disminui la ecuencia pa a
que la ope ación sea haga co ec amen e. Los nue os esul ados se mues an en la
Figu a 24.
Figu a 24. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando L L(50)-2
Simulaciones
41
Si aho a en ez de modi ica la longi ud del canal de los ansis o es se modi ica
la anchu a del canal al doble de la que enían, es deci , a 22 nanóme os, menos los
NMOS que con olan la línea de palab a que deben ene el doble (44 nanóme os) po
lo explicado en el p incipio de es e pun o, se obse a que la esc i u a no a ía
signi ica i amen e. Es o sucede po que cuando aumen amos la anchu a de canal de
un ansis o la esis encia del canal disminuye y, po lo an o, se puede maneja más
co ien e. Es o puede lle a a una mejo a en la elocidad de conmu ación y, po lo
an o, en la elocidad de esc i u a de la memo ia SRAM.
Pa a e es e cambio he desconec ado las líneas de bi s con el bies able pa a
e las di e en es a iaciones de ol aje que se ob iene (Figu a 25).
Figu a 25. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando W W(22)-1
La g á ica oja (V(P2)) ob iene una ensión más al a debido al aumen o de la
anchu a del canal de los ansis o es.
La Figu a 26 demues a la esc i u a de ambos ci cui os con las di e en es
anchu as.
Simulaciones
42
Figu a 26. P oyec o: T ansis o 16nm SRAM Esc i u a SRAM Esc i u a Modi icando W W(22)-2
5.2 Lec u a
En es a sección se p esen an los esul ados ob enidos a a és de la simulación
del ci cui o diseñado pa a lee un da o en una memo ia SRAM. La Figu a 27 mues a el
ci cui o que se ha abajado en es e p oyec o, y se han lle ado a cabo una se ie de
simulaciones pa a e alua su endimien o.
Figu a 27. P oyec o: T ansis o 16nm SRAM Lec u a Base

Simulaciones
43
Se han colocado dos Swi ches que in oducen un 1 y un 0 espec i amen e en la
celda SRAM y después lo aísla, es o se hace pa a simula que haya un 1 gua dado en 𝑄
y seguidamen e un 0 (la a iable da o es el alo que se in oduce en 𝑄).
El p oceso de lec u a es el siguien e (Figu a 28):
• Se ac i a la señal (V(PC)) que p eca ga la línea de bi y la línea de bi
negada a VDD / 2, se iene que asegu a que la línea de palab a es á
desac i ada ya que si no pod ía bo a se el da o que es á ca gado en la
memo ia.
• Se ab e la línea de palab a una ez se haya p eca gado a VDD / 2, es o
debe de sucede ápido ya que, de lo con a io, las líneas de bi s se
pueden desca ga .
• Se conec a el ampli icado di e encial de salida a las líneas de bi s
(ac i ando pa a ello V(SE) y V(SE_Ba )) pa a que la salida de la celda
e olucione a 1 o a 0 según el da o que exis ía en esa celda de memo ia.
Figu a 28. P oyec o: T ansis o 16nm SRAM Lec u a Base
En la Figu a 28, se obse a que, cuando se ac i a la línea de palab a, la ca ga
que es aba gua dada en 𝑄 (V(da o)) p ocede a desca ga se lige amen e, ya que en la
línea de bi s es á p eca gada a VDD / 2. Po an o, es muy impo an e que el alo que
Simulaciones
44
hay en 𝑄 en ningún momen o baje de VDD / 2 ya que, de lo con a io, el bies able ha á
que cambie el alo gua dado a 0. Es o ambién sucede a la in e sa, es deci , cuando
es á almacenado el 0 en la celda, empeza á a ca ga se, y no iene que sob epasa VDD
/ 2 pa a que no cambie el alo almacenado a 1. Es e e ec o no se p oduce en la Figu a
28, donde se obse a que la salida de la celda (V(bi )) es co ec a.
Pa a ga an iza una esc i u a ápida y p ecisa, he c eado y coo dinado un ci cui o
idén ico con las ecuencias de las señales de mane a adecuada en o o p oyec o. Los
esul ados se ep esen an en la Figu a 29 y mues an que las lec u as se ealizan
co ec amen e:
Figu a 29. P oyec o: T ansis o 16nm SRAM Lec u a Lec u a-Rápida
Cada ez que se ac i a la línea de palab a (momen o en el cual el alo que
es á almacenado en 𝑄 es el que se lee á) y pos e io men e las señales del ampli icado ,
la salida de és e a ía co ec amen e.
Si modi icamos la anchu a del canal de los ansis o es, pe o únicamen e los del
bies able de la celda SRAM, a 15 nanóme os (Figu a 30), 20 nanóme os (Figu a 31), 25
nanóme os (Figu a 32) y 30 nanóme os (Figu a 33) espec i amen e, se ob ienen los
siguien es esul ados:
Simulaciones
45
Figu a 30. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando W W(15nm)
Figu a 31. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando W W(20nm)
Figu a 32. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando W W(25nm)
Figu a 33. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando W W(30nm)
La Figu a 34 mues a cla amen e la di e encia en e las caídas de ensión en
V(da o) cuando su alo es 1 se ealiza una lec u a, pa a las di e en es anchu as de
canal de las Figu as 30-33, pe mi iendo así una ácil isualización y compa ación en e
los esul ados ob enidos.
Simulaciones
46
Figu a 34. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando W Jun os)
Cada ez que aumen amos la anchu a del canal, se mejo a la capacidad de
conducción de la celda y po lo an o se educe la esis encia de la u a de acceso a
los da os. Pe o si se aumen a demasiado se p oduce un aumen o en la co ien e de uga
lo que conlle a a un aumen o de la empe a u a y uido.
Po o o lado, si se aumen a de la longi ud del canal de los ansis o es de los
bies ables, a 20 nanóme os (Figu a 35), 30 nanóme os (Figu a 36) y 40 nanóme os
(Figu a 37) espec i amen e:
Figu a 35. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando L L(20nm)
Figu a 36. P oyec o: T ansis o 16nm SRAM Lec u a SRAM Lec u a SRAM Lec u a Modi icando L L(30nm)
Conclusiones y T abajo Fu u o
53
T abajo u u o
Algunos posibles abajos u u os pa a el es udio del compo amien o de
memo ias SRAM en unción de a iables ísicas de ansis o es MOS pod ían inclui :
• In es igación de o as a iables ísicas: si bien se han es udiado a iables
impo an es como la longi ud y el ancho del canal del ansis o , exis en
o as a iables ísicas que ambién a ec an el compo amien o de la
memo ia SRAM. Po ejemplo, se pueden es udia los e ec os de la
concen ación de dopaje, la empe a u a y la ensión de alimen ación en
el uncionamien o de la memo ia.
• Compa ación con o as ecnologías de memo ia: se á in e esan e
compa a los esul ados con o os ipos de ecnologías de memo ia como
DRAM, NAND Flash y NOR Flash pa a e alua las o alezas y debilidades
de cada una y de e mina en qué casos se ía más in e esan e.
• Análisis de e o es y allas: es posible es udia cómo las a iables ísicas de
los ansis o es MOS a ec an la p obabilidad de e o es y allas en la
memo ia SRAM, y cómo es os p oblemas pueden mi iga se median e
écnicas de edundancia y co ección de e o es.
• In es igación sob e ansis o es MOS a anzados: con el a ance de la
ecnología de semiconduc o es, su gen cons an emen e nue os ipos de
ansis o es MOS, como los ansis o es FinFET, los nano ubos de ca bono y
ansis o es de 5 nanóme os. Se á in e esan e es udia cómo es as nue as
ecnologías a ec an el compo amien o de la memo ia SRAM y cómo se
pueden ap o echa pa a mejo a el endimien o de la memo ia.

Conclusions and Fu u e Wo k
55
Chap e 6 - Conclusions and Fu u e Wo k
Conclusions
This BSc Thesis has s udied he beha io o SRAM memo ies as a unc ion o physical
a iables o MOS ansis o s ha hey a e made o . The ollowing conclusions can be
d awn:
1. T ansis o s a e undamen al componen s in mode n elec onics, enabling
hem o con ol and ampli y elec ic cu en e icien ly. Thei e olu ion has
d i en echnological de elopmen in many ields, and hei abili y o
minia u ize has enabled he c ea ion o smalle , as e and mo e ene gy-
e icien de ices, such as po able, sma de ices and compu e s.
2. The physical a iables o MOS ansis o s ha e a signi ican impac on he
beha io o SRAM memo ies, including he ead/w i e speed.
3. When he channel leng h o he ansis o s in an SRAM memo y is inc eased,
he u n-on esis ance o he ansis o is inc eased, which can cause i o
equi e mo e powe o u n on. Howe e , you also educe he leakage
cu en o he ansis o , which imp o es he s abili y and eliabili y o he
memo y. Finally, he longe he channel o he ansis o , he slowe i s
swi ching be ween on and o s a es, which can a ec he speed o he
memo y.
4. By dec easing he channel leng h o he ansis o s in an SRAM memo y, he
on- esis ance o he ansis o is educed, which means i equi es less powe
o u n on. This can imp o e he swi ching speed o he ansis o and
he e o e inc ease he speed o he memo y. Howe e , a sho e channel
leng h can also inc ease he leakage cu en o he ansis o , which can
a ec he s abili y and eliabili y o he memo y. In addi ion, educing he
channel leng h can inc ease he a iabili y o he ansis o and educe i s
abili y o wi hs and high elec ical ol ages.
Conclusions and Fu u e Wo k
56
5. Inc easing he channel wid h o ansis o s in an SRAM memo y can imp o e
he cell's conduc ion capabili y and educe he da a pa h esis ance and
ansis o u n-on esis ance, which can imp o e he speed and powe
e iciency o he memo y. In addi ion, la ge channel wid h can also allow
highe elec ical cu en s o be d i en h ough he ansis o s, which can
u he imp o e he speed and abili y o he memo y o s o e and access
da a.
6. Dec easing he channel wid h o he ansis o s in an SRAM memo y can
inc ease he da a pa h esis ance and ansis o u n-on esis ance, which
slows memo y speed and may equi e mo e powe . I can also limi he
amoun o elec ical cu en ha can pass h ough he ansis o and
educe he memo y's abili y o handle la ge amoun s o da a. Howe e , a
smalle channel wid h can imp o e he powe e iciency o he memo y by
educing he capaci ance o he ansis o .
7. The in luence o di e en ac o s on memo y beha io , such as supply
ol age, capaci o cha ging and discha ging, and MOS ansis o a ia ion,
has been e alua ed. I has been obse ed ha he memo y esponse is
highly nonlinea in some cases, which can complica e i s design and
in eg a ion in complex sys ems.
8. The use o wide access ansis o s han hose inside he memo y cell in
SRAM memo y design is an e ec i e echnique o educe pa asi ic
capaci ance on da a lines and imp o e memo y pe o mance and
eliabili y.
Fu u e Wo k
Some possible lines o u u e wo k o s udy he beha io o SRAM memo ies as a
unc ion o physical a iables o MOS ansis o s could include:
• In es iga ion o o he physical a iables: while impo an a iables such as
ansis o channel leng h and wid h ha e been s udied, he e a e o he
Conclusions and Fu u e Wo k
57
physical a iables ha also a ec he beha io o he SRAM. Fo example,
he e ec s o doping concen a ion, empe a u e and supply ol age on
memo y pe o mance can be s udied.
• Compa ison wi h o he memo y echnologies: i will be in e es ing o
compa e he esul s wi h o he ypes o memo y echnologies such as
DRAM, NAND Flash and NOR Flash o e alua e he s eng hs and
weaknesses o each and o de e mine in which cases i would be mo e
in e es ing o use a di e en echnique o some hing else.
• E o and aul analysis: i is possible o s udy how he physical a iables o
MOS ansis o s a ec he p obabili y o e o s and aul s in SRAM memo y,
and how hese p oblems can be mi iga ed by edundancy and e o
co ec ion echniques.
• Ad anced MOS ansis o esea ch: As semiconduc o echnology
ad ances, new ypes o MOS ansis o s a e cons an ly eme ging, such as
FinFET ansis o s, ca bon nano ubes and 5-nanome e ansis o s. I will be
in e es ing o s udy how hese new echnologies a ec he beha io o
SRAM memo y and how hey can be le e aged o imp o e memo y
pe o mance.

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