FAKULTÄT FÜR
ELEKTROTECHNIK,
INFORMATIK UND
MATHEMATIK
High-Speed MOS ICs for a Signal Processor Input Interface
of an Optical Synchronous QPSK Receiver and Related Clock
Distribution Issues
Zur Erlangung des akademischen Grades
DOKTORINGENIEUR (Dr.-Ing.)
der Fakultät für Elektrotechnik, Informatik und Mathematik
der Universität Paderborn
vorgelegte Dissertation
von
M. S. Vijitha Rohana Herath
Sri Lanka
Referent: Prof. Dr.-Ing. Reinhold Noé
Korreferent: Prof. Dr.-Ing. Ulrich Rückert
Tag der mündlichen Prüfung: 05.03.2009
Paderborn, den 19.03.2009
Diss. EIM-E/250
Dedicated to
MY LATE PARENTS
for giving me their unconditional support
FAKULTÄT FÜR
ELEKTROTECHNIK,
INFORMATIK UND
MATHEMATIK
Zusammenfassung der Dissertation:
Hochgeschwindigkeits MOS ICs für eine Signalprozessor-Eingangsschnittstelle
eines optischen synchronen QPSK Empfängers und
entsprechende Taktverteilungsprobleme
Vijitha Rohana Herath
Das exponentielle Wachstum des Internetverkehrs macht es notwendig, die
Übertragungskapazität der optischen Hauptverbindungen zu vergrößern. Zurzeit arbeitetet
der größte Teil der Hauptinternetverbindungen mit Datenraten bis zu 10 Gbit/s (OC-
192/STM-64). Die Erhöhung der Kapazität der vorhandenen Übertragungssysteme durch
neuartige Modulationstechniken ist eine Lösung. Die Quadraturphasenumtastung (QPSK) mit
Polarisationsmultiplex vierfacht die Kanalkapazität gegenüber dem
Intensitätsmodulationsschema. Die synchrone QPSK Übertragung mit Return-to-Zero (RZ)-
Codierung und Polarisationsmultiplex erscheint als die vielversprechendste Weise, die
vorhandenen Faser-Verbindungen auszubauen. Diese Modulationstechnik kann vorhandene
10 Gbit/s-Verbindungen zu 40 Gbits/s steigern. Das von der EG-Kommission geförderte
synQPSK-Projekt zielte darauf, die gewerblich nicht verfügbaren Komponenten des
synchronen QPSK Übertragungssystems zu entwickeln. Das phasenrauschtolerante Takt
und Datenrückgewinnungsmodul ist ein solcher Bestandteil, der entwickelt wird. Dieses
Modul schließt A/D-Wandler und eine digitale Signalverarbeitungseinheit (DSPU) ein. Die
nominelle Datenrate eines A/D-Wandler-Ausgangkanals ist 10 Gbit/s. Das A/D
umgewandelte empfangene Signal wird dann in die DSPU verarbeitet. Die DSPU ist in
CMOS Technologie entworfen, um die Kosten der Herstellung und den Stromverbrauch zu
reduzieren. Das Standardzellenmodul der DSPU kann nicht mit 10 GHz Taktfrequenz
funktionieren. Deshalb ist es notwendig, eine individuell angepasste Eingangsschnittstelle fü
r
den CMOS DSPU zu entwickeln. Die Schnittstelle reduziert die Eingangsdatenrate auf ein
Niveau das die Standardzellen DSPU verarbeiten kann. Diese Doktorarbeit präsentiert das
Design der Eingangsschnittstelle der synchronen QPSK Empfänger DSPU (mit und ohne
Polarisationsmultiplex). Die Schnittstelle wurde in 130 nm CMOS Technologie entworfen. Es
schließt einen 1:8 DEMUX Stufe und einen quellengekoppelte FET Logik zu CMOS
Logikkonverter Stufe ein. Die Doktorarbeit bespricht die Designprobleme von verschiedenen
Schaltungsblöcken der Schnittstelle sowie den Schaltungsentwurf. Die Simulations- und
Testergebnisse sowohl der Schnittstelle, des alleinstehenden Frequenzteiler-Chips, als auch
des 1:2 DEMUX Chips werden besprochen. Die Simulationsergebnisse von Ultra-
Hochgeschwindigkeitsmodulen werden auch präsentiert.
A
ußerdem präsentiert diese
Doktorarbeit eine Methode um den Erwartungswert der Taktungenauigkeit von einem
ausgeglichenen H-Baum-Takt-Verteilungsnetz in Anwesenheit von zufälligen Prozess-
Schwankungen und ungleichförmiger Substrat-Temperatur zu schätzen.
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INFORMATIK UND
MATHEMATIK
Abstract:
High-Speed MOS ICs for a Signal Processor Input Interface of an Optical
Synchronous QPSK Receiver and Related Clock Distribution Issues
Vijitha Rohana Herath
The exponential growth of the internet traffic makes it necessary to increase the
transmission capacity of the backbone optical transmission system.
A
t present most of the
internet backbone operates at data rates up to 10 Gbit/s (OC-192/STM-64). Upgrading the
capacity of the existing transmission systems using novel modulation techniques is one
solution. The Quadrature PSK (QPSK) with polarization multiplex quadruple channel capacity
over the intensity modulation scheme. The synchronous QPSK transmission with return to
zero (RZ) coding and polarization division multiplexing emerge as the most promising way o
f
upgrading the existing fiber links. This modulation technique can upgrade existing 10 Gbit/s
links to 40 Gbit/s. The European commission funded synQPSK project aimed at developing
the commercially unavailable components of the synchronous QPSK transmission system.
The phase noise tolerant clock and data recovery module is one such component that is
being developed. This module includes A/D converters and a digital signal processing (DSP)
unit. The nominal data rate of an A/D converter output channel is 10 Gbit/s. The A/D
converted received signal is then processed in the DSP unit. The DSP unit is designed using
CMOS technology in order to reduce the cost of fabrication and the power consumption. The
standard cell module of the DSPU can not operate at 10 GHz clock frequency. Therefore it is
necessary to develop a full custom input interface for the CMOS DSPU. The interface
reduces the input data rate to a level the standard cell DSPU can process. This dissertation
presents the design of the input interface of the synchronous QPSK receiver DSPU (with and
without polarization multiplex). The interface was designed using 130 nm bulk CMOS
technology. It includes a 1:8 DEMUX stage and a source coupled FET logic to CMOS logic
converter stage. The dissertation discusses the design issues of various circuit blocks of the
interface as well as the layout. The simulation and test results of both interface, stand alone
static frequency divider chip, and 1:2 DEMUX chip are discussed. The results of the
simulation of ultra high speed circuit modules are also presented. Furthermore this
dissertation presents a method of estimating the expected value of the skew of a balanced H-
tree clock distribution network in the presence of random process variations and nonuniform
substrate temperature. The proposed algorithm can estimate the expected value of the clock
skew when the substrate temperature is non uniform with higher degree of accuracy. The
simulation and calculation results are compared to verify the claim.
iv
Acknowledgements
First of all, I would like to sincerely thank my advisor Prof. Dr.-Ing. Reinhold Noé for giving
me the opportunity to work in the optical communication and high frequency engineering
research group of the Paderborn University. I would like to further thank him for allowing
me to work in the synQPSK project. His guidance helped me throughout my stay in the
Paderborn.
I would like to thank Prof. Dr.-Ing. Ulrich Rückert and his research group for giving me
enormous support in the circuit design related issues.
My sincere thanks go to Dr. Olaf Adamczyk for guiding me in the area of high speed
electronic circuit design, where I had limited previous experience.
I am grateful to the German academic exchange service (DAAD) for providing me with
necessary funds for my studies in Paderborn. I would also like to thank the synQPSK project
and its funding agency (European commission). My Ph.D. work is based on the work I have
done for the synQPSK project.
My sincere thanks go to all the colleagues in the optical communication and high frequency
engineering group. Their support helped me enormously.
Finally, my thanks go to my wife and daughter for making my stay in Paderborn comfortable.
Paderborn, Germany Vijitha Rohana Herath
March 10, 2009
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