Ruprecht-Karls-Universität Heidelberg
Fakultät für Physik und Astronomie
Max - Planck - Institut für Kernphysik
HD-ASIC-32-0597
Charakterisierung des HELIX 128
Auslesechips f
ur HERA-B
Diplomarb eit
von
Edgar Sexauer
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1
Schröderstraße 90
01
ASIC-Labor
D-69120 Heidelberg
Zusammenfassung
Diese Arb eit b eschreibt die Charakterisierung des CMOS-Chips HELIX 128. Der HELIX 128
wurde im ASIC-Lab or Heidelb erg entwickelt und wird als Auslesechip f
ur den Vertexdetektor
und die Mikrostreifengaskammern des inneren Spurkammersystems am Exp eriment HERA-B
eingesetzt werden.
Er b esteht aus 128 ladungsempndlichen, rauscharmen Vorverst
arkern, einem analogen Zwi-
schensp eicher sowie einem Multiplexer, der die auszulesenden Analogdaten zeitlich hinter-
einander ausgibt. Zus
atzlich b endet sich hinter jedem Eingangskanal ein Komparator, der
bei
Ub erschreiten einer Referenzspannung ein Triggersignal ausgibt. Es wird die Architektur
des HELIX 128 vorgestellt und die einzelnen Funktionselemente erl
autert. Der Meaufbau
wird dargestellt sowie die gewonnenen Meergebnisse pr
asentiert.
Abstract
Characterization of the HELIX 128 Readout Chip for HERA-B:
This thesis describ es the characterization of the CMOS-chip HELIX 128. The HELIX 128
has b een develop ed in the ASIC-lab oratory Heidelb erg and will b e used as readout chip for
the vertex detector and the microstrip gas chamb ers of the inner tracker at HERA-B.
It consists of 128 charge sensitive, low-noise preampliers, an analogue pip eline and a multi-
plexer for serial output of the 128 channels. In addition, there is a comparator b ehind each
channel which pro duces a trigger signal if an input exceeds a reference level. The architec-
ture of the HELIX 128 is presented and the dierent functional elements are explained. The
measuring setup is shown as well as the test results are given.
Inhaltsverzeichnis
1 Einleitung 5
1.1 HERA-B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2 Der Vertexdetektor und die Mikrostreifen-
gaskammern des inneren Spurkammersystems . . . . . . . . . . . . . . . . . 8
1.3 Anforderungen an die Ausleseelektronik . . . . . . . . . . . . . . . . . . . . . 9
2 Die Architektur des HELIX 128 12
2.1 Analoge Eingangsstufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2 Kontrollogik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.3 Pip eline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.4 Pip elineverst
arker und Multiplexer . . . . . . . . . . . . . . . . . . . . . . . 25
2.5 Testpulsgenerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.6 Komparatoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3 Messungen 28
3.1 Messaufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.2 Digitalteil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.3 Analoges Ausgangssignal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.4 Testpuls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.5 Rauschen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.6 Messungen zur Pip elinehomogenit
at . . . . . . . . . . . . . . . . . . . . . . . 45
3.7 Testkanal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.8 Leistungsaufnahme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.9 Tests von ungeb ondeten Chips . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.10 Komparatoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4 Zusammenfassung und Ausblick 54
A Steuersignale des HELIX 128 56
B Padlayout 58
3
Kapitel 1
Einleitung
Diese Diplomarb eit b eschreibt die Charakterisierung des Ausleschips HELIX 128, der f
ur die
Auslese von Mikrostreifenz
ahlern f
ur das Exp eriment HERA-B, das am DESY in Hamburg
durchgef
uhrt wird, entwickelt wurde. Der Chip wurde im ASIC-Lab or Heidelb erg entwickelt
und von
Austria Micro Systems
(AMS) gefertigt.
In der Einf
uhrung wird das HERA-B Exp eriment und dessen Sub detektoren, f
ur deren Aus-
lese der HELIX-Chip vorgesehen ist, dargestellt, sowie die Motivation zur Entwicklung eines
application specic integrated circuit
(ASIC) erl
autert.
Im der ersten H
alfte der Arb eit wird der Aufbau und die Funktionsweise der verschiedenen
Baugrupp en des Chips dargestellt, in der zweiten die Messaufbauten sowie die Ergebnisse
der Tests.
1.1 HERA-B
Das Exp eriment HERA-B, das am Proton-Sp eicher-Ring HERA in Hamburg am DESY
durchgef
uhrt wird, hat das Ziel, CP-Verletzung im System neutraler B-Mesonen nachzu-
weisen. Man spricht von einem CP-verletzenden Proze wenn dieser nach Durchf
uhrung
J/
p + A b + b + X
B (db)
0+ KS
Ψ0
_l l
++π π
+−
B (qb) l+ X
_
_
_
−
−
Abbildung 1.1: Zerfallskanal, der b ei HERA-B untersucht wird.
einer C-Transformation (das heit ein Teilchen wird durch sein Antiteilchen ersetzt) und
einer P-Transformation (Spiegelung am Ko ordinatenursprung) nicht mehr identisch abl
auft.
Die schwache Wechselwirkung verletzt sowohl die C- als auch die P-Symmetrie. Es ist al-
lerdings bisher nur ein System bekannt, bei dem die kombinierte CP-Konjugation verletzt
ist. Dies ist das
K
0
K
0
-System. Man f
uhrt die CP-Verletzung auf die imagin
are Phase
in der Cabbib o-Kobayashi-Maskawa-Matrix (CKM) zur
uck. Die CKM-Matrix enth
alt die
Ub ergangswahrscheinlichkeiten zwischen verschiedenen Quarks [1]. Da erwartet wird, da
B-Mesonen starke CP-Asymmetrie zeigen, ist dieses System gut dazu geeignet, Matrixele-
mente der CKM-Matrix genauer zu b estimmen. F
ur die Untersuchung der CP-Verletzung
5
wurde der Zerfallskanal
B
0
(
db
)
!
J= K
0
S
!
(
l
+
l
,
)+(
+
,
) ausgew
ahlt. Dazu wird durch
Kollision eines Protons mit einem Atomkern ein
b
b
-Paar erzeugt. Der weitere Ablauf der
Reaktion ist in Abb. 1.1 zu sehen. Es werden die Teilchen
J=
und
K
0
S
anhand ihrer Zerf
alle
in Leptonen und Pionen nachgewiesen. Da aus diesem Zerfallskanal nicht zu erkennen ist, ob
ein
B
0
o der
B
0
-Zerfall vorliegt, werden die Zerfallspro dukte des zweiten gemeinsam erzeug-
ten B-Mesons (in Abb. 1.1 das
B
) zum
Flavour-Tagging
verwendet. CP-Verletzung liegt vor,
falls unterschiedliche Zerfallsraten vom
B
0
-Meson und seinem Antiteilchen
B
0
nachgewiesen
werden [2].
The HERA-B Experiment
at DESY
Ring Imaging
Cherenkov Counter
250 mrad
220 mrad
160 mrad
Magnet
Si-Strip
Vertex
Detector
TRD
Calorimeter
Muon Detector
Target
Wires
0 m5101520
Photon
Detector
Planar Mirrors
Top View
Side View
Proton Beam
Electron Beam
Proton Beam
Electron Beam
Spherical Mirrors
Vertex Vessel
Outer Tracker
Inner Tracker
C
4
F
10
Abbildung 1.2:
Ub ersicht
ub er den HERA-B Detektor [3]
Um eine gen
ugend hohe Anzahl an B-Mesonen zu pro duzieren und somit gen
ugend viele
CP-verletzende Ereignisse zu erhalten, werden sehr hohe Anforderungen an das Exp eriment
gestellt. So mu die Wechselwirkungsrate mindestens 30
MHz
b etragen. Diese hohe Rate
ist notwendig, da die eigentlichen CP-verletzenden Ereignisse durch sehr viele Faktoren un-
terdr
uckt sind. Die Unterdr
uckung des Kanals (\goldener Kanal"), der b eobachtet werden
soll, b etr
agt ca. 10
,
12
, das heit, es m
ussen im Mittel 10
12
Wechselwirkungen stattnden,
um ein CP-verletzendes Ereignis in dem goldenen Kanal zu erhalten. Um in m
oglichst kurzer
Zeit gen
ugend viele dieser Ereignisse zu erhalten, ist es notwendig, eine totzeitfreie Auslese
zu garantieren, verbunden mit einer hohen Ereignissrate. Gleichzeitig sollte das HERA-
B Exp eriment simultan mit anderen Detektoren am Sp eicherring HERA b etrieb en werden
k
onnen, um eine m
oglichst lange Mezeit zu erreichen. Diese Anforderungen pr
agen den
prinzipiellen Aufbau des HERA-B Detektors. Der Detektor b esitzt ein festes Target, das
aus Dr
ahten b esteht, mit denen Protonen auf divergenten Bahnen aus dem Halo des Pro-
tonenstrahls, die f
ur andere Exp erimente unbrauchbar sind, kollidieren. Diese Metho de hat
den Vorteil, da der HERA-Kernstrahl durch HERA-B kaum b eeinut wird. Die Reaktion-
pro dukte sind stark in Vorw
artsrichtung der Strahlachse konzentriert. Abb. 1.2 zeigt einen
Schnitt durch den gesamten Detektor. Der Protonenstrahl kommt von rechts und trit auf
die Targetdr
ahte. Diese b enden sich in einem Vakuumtank, der gleichzeitig das Vertexde-
tektorsystem enth
alt. Auf diese Detektorkomp onente wird sp
ater n
aher eingegangen. Links
davon schliet sich das innere Spurkammersystem sowie der Magnet an. Das Magnetfeld
dient, zusammen mit dem inneren und dem
aueren Spurkammersystem, zur Impulsb estim-
mung der geladenen Reaktionspro dukte. Als n
achster Sub detektor folgt in Strahlrichtung
der kreisabbildende
C
erenkov-Licht Z
ahler (RICH), in dem Pionen, Kaonen und Protonen
unterschieden werden. Auf das elektromagnetische Kalorimeter folgt der massive Myonen-
detektor.
2612
P
P
P
p
10x 20x 30x 40x 50x
6
4
SL #
8
P
P
P
p
1 2 3 5 7
T
T
Pot #
Ø 605
Ø 1230
Abbildung 1.3: Schematische Zeichnung vom Vakuumtank zur Aufnahme des HERA-B Si-
liziumvertexdetektors (es ist nur ein Quadrant gezeichnet): Der Protonstrahl kommt von
links und trit auf die Dr
ahte des Targetsystems, das am Flansch \T" montiert ist. An den
folgenden Flanschen werden die Manipulatoren 10x bis 50x des b etreenden Quadranten x
b efestigt, die die Detektormo dule der sieb en Sup erlagen SL eins bis sieb en p ositionieren.
Weitere Flansche \P" dienen zum Anschluss von Pump en.
Da das Exp eriment mit einer sehr hohen Ereignisrate b etrieb en wird, sind mehrere Trigger-
stufen notwendig. Die erste Triggerstufe
First Level Trigger
(FLT) wird durch das innere
Spurkammersystem generiert. Da die Unterdr
uckung der gesuchten Ereignisse sehr stark
ist, mu die Ezienz des FLT sehr ho ch sein. Eine niedrige Ezienz des FLT b edeutet,
da die Betriebszeit des HERA-B Exp eriments gesteigert werden mu. Insgesamtverwendet
HERA-B ein vierstuges Triggerkonzept, b ei dem die anf
angliche hohe Datenrate auf schlies-
lich 100
Hz
reduziert wird. Der FLT, der entscheidet, ob ein Ereignis
ub erhaupt ausgelesen
werden soll, ben
otigt f
ur diese Entscheidung circa 10
s
. Die Triggerrate des FLT wird 50
bis 100kHz b etragen.
1.2 Der Vertexdetektor und die Mikrostreifen-
gaskammern des inneren Spurkammersystems
D
Ersatzschaltbild
eines Halbleiter-
detektors
Ausleseverstärker
C
R
Abbildung 1.4: Ersatzschaltbild eines Detektors mit der sich anschliesenden Verst
arker-
elektronik
Die b eiden Sub detektoren b ei HERA-B, f
ur die der Auslesechip HELIX 128 entwickelt wurde,
sind der Siliziumstreifenvertexdetektor (SVD) und die Mikrostreifengaskammern (MSGC)
des inneren Spurkammersystems.
Der SVD, der am Max-Planck-Institut f
ur Kernphysik in Heidelb erg sowie am Max-Planck-
Institut f
ur Physik in M
unchen entwickelt und gebaut wird, dient zur Lokalisierung der
Vertizes des B-Zerfalls. Abb 1.3 zeigt einen
Ub erblick
ub er den Vakuumtank, in den sieb en
Sup erlagen aus jeweils zwei dopp elseitigen Detektormo dulen pro Quadrant eingebaut sind.
Der Tank ersetzt im Bereich des Vertexdetektors das Strahlrohr des HERA-Sp eicherrings.
Die Detektoren, die in radialer Richtung bez
uglich der Strahlachse verfahrbar sind, werden
in sogenannten
Roman Pots
montiert. Die Detektormo dule sind mit einer Aluminiumkapp e
abgedeckt, um das Prim
arvakuum im HERA-Strahlrohr vom Sekund
arvakuum im
aueren
Tankb ereich zu trennen [4]. Die Siliziumstreifenz
ahler b estehen im Prinzip aus streifenf
ormi-
gen p-n-
Ub erg
angen, die in Sp errichtung geschaltet werden. Die Streifen hab en einen Ab-
stand von 25
m
, wovon jeder zweite Streifen ausgelesen wird. Ein Detektormo dul enth
alt
typischerweise 1000 Streifen pro Detektorseite. Falls ein ionisierendes Teilchen die Sp err-
schicht der Dio de durchiegt, so erzeugt es dort eine Ionisationsladung, die vom elektrischen
Feld abgesaugt wird und am Rand des Detektorstreifens als ein deltaf
ormiger Strompuls
detektiert werden kann. Dopp elseitige Detektormo dule erzeugen einerseits p ositive als auch
negative Ladungspulse. Abb. 1.4 zeigt ein Ersatzschaltbild eines Siliziumdetektors mit der
sich anschliesenden Verst
arkerelektronik. Dab ei deutet die Dio de D den in Sp errrichtung
geschalteten Detektor an. Die Detektorstreifen b esitzen eine Kapazit
at, die in der Gr
oen-
ordnung von 1,2pF/cm liegt. In Abb. 1.4 ist dies durch den Kondensator C angedeutet. Diese
Kapazit
at hat groen Einu auf das Rauschen der Ausleseelektronik. Um den Detektor aus-
zulesen, ist es notwendig, das schwache Detektorsignal m
oglichst rauscharm zu verst
arken,
da das Rauschen des Verst
arkers es erschwert, minimal ionisierende Teilchen nachzuweisen.
Die in Sp errrichtung geschaltete Dio de b esitzt immer einen endlichen ohmschen Widerstand,
ub er den ein Leckstrom abiet. Dieser ist in der Skizze durch den Widerstand R angedeu-
tet. Der Leckstrom ist die Ursache f
ur das Schrotrauschen des Detektors. Die f
ur die Auslese
verwendeten HELIX 128 Chips werden zusammen mit dem Kontroll- und Steuerchip SUFIX
auf einem Hybrid an das Detektormo dul geb ondet. In der Auslesekette schliet sich an
die Auslesechips das
Front End Driverboard
(FED) an, da die analogen Daten digitalisiert
sowie die ausgelesenen Ereignisse zwischensp eichert. Es ist geplant, die Signale von den
Auslesechips zu dem FED durch eine optische Verbindung zu
ub ertragen.
Die MSGCs, die f
ur den Einsatz im inneren Spurkammersystem vorgesehen sind, standen
zum Zeitpunkt dieser Diplomarb eit no chinEntwicklung. Prinzipiell handelt es sich dab ei um
Kammern, deren W
ande aus diamantb eschichtetem Glas b estehen und deren Innenraum mit
einem Argon-Dimethylethergemisch gef
ullt ist. Auf einer der b eiden Glasplatten b enden
sich in einem 300
m
-Raster Ano den- und Katho denstreifen. Zwischen den Streifen und der
gegen
ub erliegenden Platte liegt eine Ho chspannung, in deren Feldgradient in der N
ahe eines
Ano denstreifens durch die Kammer iegende, ionisierende Teilchen b eschleunigt werden.
Die Ladungswolke, die sie dab ei pro duzieren ergibt einen Strompuls auf den Ano denstreifen.
Dieser Ladungspuls ist aufgrund des relativ hohen Widerstandes der Ano denstreifen lang-
samer als die Siliziumdetektorpulse. Durch niederenergetische, stark ionisierende Teilchen
werden in MSGCs gelegentlichHochspannungs
ub erschl
age pro duziert. Die Ausleselektronik
mu gegen die dab ei auftretenden Spannungsspitzen gesch
utzt werden.
1.3 Anforderungen an die Ausleseelektronik
Aufgrund der ob en genannten Sp ezikationen f
ur den Siliziumdetektor m
ussen hohe Anforde-
rungen an die Ausleseelektronik gestellt werden. Diesen kann ein ASIC in CMOS-Technologie
gerechtwerden. Vor allem die geringe Leistungsaufnahme von CMOS-Schaltungen unter den
hier gestellten Anforderungen sprichtf
ur deren Einsatz. Da sich das Hybrid mit dem Ausle-
sechip b eim Vertex-Detektor im Vakuum b endet, ist die niedrige W
armeentwicklung eines
der wesentlichen Argumente f
ur den Einsatz von CMOS-Chips.
Eine wichtige Anforderung an den Auslesechip ist das Zwischensp eichern der Ladungswerte
eines Ereignisses f
ur die Zeit, die der FLT Trigger ben
otigt, um zu entscheiden, ob das
Ereignis verworfen werden kann o der endg
ultig ausgelesen werden mu. Dies wird erreicht,
indem zu jedem
Bunch-Crossing
-Zyklus das Detektorsignal in eine Kapazit
at geschrieb en
wird, und nach einer b estimmten Zeit, nach der ein Triggersignal des FLT eingetroen ist,
ausgelesen wird. Die Sp eichertiefe dieses analogen Zwischensp eichers wird vorgegeb en durch
die sogenannte
Trigger latency
, das ist die Zeit, die der FLT ben
otigt, um ein Triggersignal
zu generieren, sowie durch die Frequenz der
Bunch-Crossing-Clock
. Diese b etr
agt b ei HERA
10,4MHz. Die Zeitdauer f
ur die Entscheidung des FLT b etr
agt ca. 10
s.
Der Verst
arker mu das n
aherungsweise deltaf
ormige Signal des Siliziumdetektors in einen
Puls umformen, der 96ns (das ist die Perio dendauer der Teilchenpakete) nach der Scheitel-
zeit m
oglichst wieder auf das Nullniveau abgefallen ist, um nicht mit einem Puls aus der
nachfolgenden
Bunch-crossing
-Perio de zu
ub erlapp en.
Die Detektorsignale m
ussen m
oglichst rauscharm verst
arkt werden, da eine Spurekonstruk-
tion von minimal ionisierenden Teilchen sonst schwer m
oglich ist. Die typische Signalh
ohe
eines minimal ionisierenden Teilchens in 300
m Silizium b etr
agt 24.000 Elektronen. F
ur die-
sen Wert wird die Einheit 1MIP (
minimum ionising particle
) verwendet. Als Anforderung
an die Ausleseelektronik wurde ein Gesamtrauschen von 1500 Elektronen bei einer Lastka-
pazit
at von 20
pF
vorgegeb en, was b ei minimal ionisierenden Teilchen einem Verh
altnis von
Signalspannung zu Rauschspannung von ungef
ahr 20 entspricht [3]. Dies erfordert einen
rauscharmen Vorverst
arker. Da die Auslesechips f
ur den Vertexdetektor ziemlich nahe am
Detektor montiert sein werden (Abstand von Detektorende zum Auslesechip: ca. 10cm),
sind sie starker Bestrahlung ausgesetzt (typischerweise 100kRad pro HERA-B{Jahr). Der
Einu der Strahlung auf die Funktionalit
at und die Qualit
at der Chips sollte dab ei nicht
zu gro sein. Auf die Auswirkungen von ionisierender Strahlung auf die Ausleseelektronik
und den HELIX 128 sp eziell wird in dieser Arb eit nichtn
aher eingegegangen (siehe [6], [7]).
Um die Verbindung der Verst
arker mit dem Detektormo dul zu vereinfachen, sind 128 Kan
ale
mit Verst
arkern auf einem Chip zusammengefasst werden. Der Abstand (
pitch
) der Kan
ale
entspricht dab ei dem Abstand der Mikrostreifen auf dem Detektormo dul, das sind 50
m
. So-
mit k
onnen dann mehrere Chips neb eneinander auf dem Hybrid aufgebrachtwerden. Um die
detektierten und verst
arkten Signale
ub er m
oglichst wenig Leitungen wegf
uhren zu k
onnen,
werden die ausgelesenen Detektorsignale eines Ereignisses, das vom FLT gekennzeichnet
wird, sequentiell, das heit zeitlich nacheinander ausgegeb en. Dies hat den Vorteil, da alle
Signale, die auf einen Chip eingekopp elt sind,
ub er eine Leitung weggef
uhrt werden. Da
das sequentielle Auslesen von 128 Kan
alen relativ viel Zeit in Anspruch nimmt, mu die
Ausgab egeschwindigkeit m
oglichst ho ch sein. F
ur den Vertex-Detektor wird ein Wert von
20MHz angestrebt, das heit, da die 128 Kan
ale (und somit der gesamte Detektor) inner-
halb von 6
;
4
s
ausgelesen werden. F
ur die Auslese des gesamten Vertexdetektors werden
insgesamt 1152 Chips ben
otigt [4]. Tab elle 1.1 zeigt eine Auistung der Anforderungen an
die Ausleseelektronik f
ur die Siliziumdetektoren.
F
ur den Einsatz der Auslesechips an den MSGCs gelten
ahnliche Anforderungen [5]. Die
Abstand der Eingangspads
50
m
Gesamtrauschen b ei 20pF Lastkapazit
at
1500
e
,
Anstiegszeit des Vorverst
arkers 50ns
t
p
100ns
Schreibfrequenz 10,4MHz
Sp eichertiefe der Pip eline 128 Zellen
Auslesefrequenz 20MHz
totzeitfreie Auslese unabh
angige Schreib- und Lesezeiger
Tab elle 1.1: Anforderungen an den Auslesechip f
ur den Siliziumdetektor
Signalh
ohe eines minimal ionisierenden Teilchens b etr
agt auch hier typischerweise 24
:
000
e
,
.
Da das innere Spurkammersystem den FLT generiert, mu auf dem Auslesechip das Detek-
torsignal m
oglichst fr
uh mit einer Referenzspannung verglichen und b ei
Ub erschreiten dieser
ein Triggersignal generiert werden. Um die Auslesechips vor hohen Spannungspitzen, die b ei
Ho chspannungs
ub erschl
agen entstehen k
onnen zu sch
utzen, sind auf dem Chip hinter den
Eingangspads Schutzdio den angebracht. Diese sollen das Eingangssignal auf die H
ohe der
Betriebsspannung b egrenzen und h
ohere Spannungen gegen Masse ableiten.
Kapitel 2
Die Architektur des HELIX 128
Der HELIX 128 l
at sich prinzipiell in 4 Funktionselemente gliedern. Teile davon wurden von
Entwicklungen der RD20-Kollab oration
ub ernommen [8]. Er b esteht aus 128 rauscharmen,
ladungsempndlichen Vorverst
arkern mit nachfolgenden Pulsformern, die aus den schwachen,
nahezu deltaf
ormigen Ladungspulsen eines Detektors ein verst
arktes, semigauisches Span-
nungssignal erzeugen. Diese Spannungssignale werden in einen analogen Zwischensp eicher
(
Pipeline
) geschrieb en. Auf ein Triggersignal hin, das von dem FLT generiert wird, werden
die Signale, die zu einem b estimmten Zeitpunkt in die Pip eline eingeschrieb en wurden, aus
dieser ausgelesen und von dem Multiplexer zeitlich hintereinander in Form eines analogen Si-
gnals ausgegeb en. Dab ei ist die H
ohe des analogen Signals ein Ma f
ur die gesamte Ladung,
die auf den Vorverst
arker eingekopp elt wurde. Der Digitalteil des Chips steuert dab ei die
Schreib- und Lesevorg
ange in die Pip eline sowie die Ausgab e der gesp eicherten Signalh
ohen.
Zus
atzlich b endet sich auf dem Chip hinter jedem der Vorverst
arkerkan
ale ein Komparator,
der die Amplitude des Spannungspulses mit einer Referenzspannung vergleicht und b ei
Ub er-
b eziehungsweise Unterschreiten dieser Schwelle ein Triggersignal ausgibt. In Abb. 2.1 ist eine
Prinzipskizze des HELIX 128 aufgef
uhrt, auf dessen einzelne Funktionselemente im weiteren
eingegangen wird. Abb. 2.2 zeigt das Layout des HELIX 128 Chip. Man erkennt darauf
an der linken Seite die
Bondpads
der Eingangskan
ale, rechts daneb en die Verst
arker. Die
groe regelm
aige Struktur in der Mitte des Chips ist die Pip eline, die b ei dieser Version des
HELIX 128 aus 128
128 Kapazit
aten b esteht. Darunter b endet sich der Digitalteil. Am
rechten Rand b enden sich die Pip elineverst
arker sowie der Multiplexer und der Ausgangs-
treib er. Der Chip hat eine Gr
oe von 13
;
18
6
;
04
mm
2
und ist in dem AMS-0,8
m
-Proze
gefertigt.
2.1 Analoge Eingangsstufe
Der Vorverst
arker als eines der wichtigsten Bauelemente des HELIX 128 dominiert viele
grundlegende Eigenschaften der Leistungsf
ahigkeit des Chips, so unter anderem das Rau-
schen des Ausgangssignals sowie die Gesamtverst
arkung des Analogteils. In diesem Ab-
schnitt wird eine kurze Einf
uhrung in den Aufbau von der MOS-Technologie gegeb en und
der Aufbau der Schaltung sowie die daraus resultierenden Eigenschaften erl
autert.
12
+
-
>
=1
4 Kanäle
vfp
pre_bias buf_biaslev_bias
Vorverstärker
write read
Pipeline
pipe_bias
vd
reset’
reset’
-
+
dcl
enable
sample/hold
Kontrollogik für Pipeline und Multiplexer
vfs
sha_bias
V_ref
Komparator
Multiplexer
128 Zellen
1 von 128 Kanälen
Ausgangstreiber
Pipelineverstärker
Dummy-Kanal
Sclk
NotReset
NotTReset
TrigIn
WriteMon
TrigMon
FifoFull
DataValid
Rclk
TransmitEnable
Abbildung 2.1: Prinzipskizze des HELIX 128
2.1.1 Der MOSFET
Mit der MOS-Technologie (
M
etal-
O
xid-
S
emiconductor
) lassen sich elektronische Schaltun-
gen mit Widerst
anden, Kondensatoren und Transistoren realisieren. Niederohmige Wider-
st
ande werden durchPolysiliziumschichten realisiert; sollen ho chohmige Widerst
ande einge-
setzt werden, m
uen diese aufgrund des groen Fl
achenb edarfs von Polysiliziumwiderst
anden
durch Transistoren realisiert werden. Kapazit
aten werden durch zwei Polysiliziumschichten
Abbildung 2.2: Layout des Helix 128
aufgebaut, die durch eine Oxidschicht als Dielektrikum voneinander getrennt sind. Aufgrund
der Leiterbahnf
uhrung kann es zu sogenannten parasit
aren Kapazit
aten kommen, die im all-
gemeinen nicht vernachl
assigt werden k
onnen, ab er auch f
ur den Schaltungsaufbau genutzt
werden. Induktivit
aten lassen sich mit der MOS-Technologie nicht herstellen.
Als aktive Bauteile stehen in der MOS-Technologie Transistoren zur Verf
ugung. Hiermit
werden zum einen Widerst
ande erzeugt, wob ei die Linearit
at wie sie bei Polysiliziumwi-
derst
anden gegeb en ist nur durch Kombination mehrer Transistoren angen
ahert werden kann.
Zum andern lassen sich die Transistoren als Schalter und Verst
arker nutzen.
Die auf dem HELIX 128 verwendeten Transistoren sind in der MOS-Technologie realisiert.
Ihre Grundbausteine sind die Feldeekttransistoren (FET). FETs unterscheiden sich un-
ter anderem von der in bip olarer Technologie hergestellten Transistoren durch ihre geringe
Leistungsaufnahme.
Man unterscheidet n- und p-Kanal MOSFET. Ein n-Kanal-MOSFET b esitzt ein
Gate
, das
als Metallschicht o der als Polysiliziumschicht realisiert sein kann. Das
Gate
ist von dem
Siliziumsubstrat (
Bulk
) durch eine Oxidschicht getrennt ist. Das Substrat ist bei einem n-
Kanal-MOSFET p-dotiert. Daran schliesen sich zwei Diusionsgebiete hoher n-Dotierung
an. Man nennt diese Gebiete
Source
und
Drain
. In Abb 2.3 ist die Ansicht eines MOS
dargestellt. Bei einem p-Kanal sind
Drain
und
Source
p-dotiert. Falls keine Spannung zwi-
schen
Source
und
Drain
angelegt wird, so iet zun
achst kein Strom, da es sich um zwei
pn-
Ub erg
ange handelt, von denen jeweils einer in Sp errichtung geschaltet ist. Legt man
allerdings eine p ositive Spannung an das
Gate
, so sammeln sich negative Ladungstr
ager un-
ter der Siliziumoxidschicht und es kommt zu einer Ladungstr
agerinversion. Dies b edeutet,
da sich zum Beispiel der p-dotierte Bereich wie ein n-dotierter Bereich verh
alt. Dadurch
iet ein Strom zwischen
Source
und
Drain
, der
ub er die Gatespannung geregelt werden
kann. Prinzipiell funktionieren n-Kanal und p-Kanal MOSFETS identisch, aufgrund der un-
terschiedlichen Mobilit
at der jeweiligen Ladungstr
ager sind die Strom-Spannungskennlinien
unterschiedlich. Beim
Complementary
MOS-Prozess sind n-Kanal und p-Kanal-FET auf
Abbildung 2.3: Ansicht eines n-MOSFET
Abbildung 2.4: Schnitt durch einen C-MOS Feldeekttransistor
dem gleichen Substrat integriert. Dies wird durch sogennannte Wannen (
wel ls
) erm
oglicht.
Bei einem p-dotierten Substrat ist ein n-Kanal MOSFET in eine n-dotierte Wanne eingeb et-
tet. Abb 2.4 zeigt einen Schnitt durch einen C-MOSFET. Die charakterisierenden Gr
oen
eines MOSFETs sind die Breite W und L
ange L des des Kanals, sowie die Dicke
t
ox
der
Oxidschicht, die das Gate vom Kanal trennt. Die minimalen Werte von W und L sind durch
das Au
oseverm
ogen des Prozesses b egrenzt und k
onnen zwischen 0,35
m und 2
m liegen.
Die Dicke der Oxidschicht ist im Bereich von 100
Abis 300
A, die Tiefe der Diusionsgebiete
von Drain und Source liegt zwischen 0,3
m und 0,6
m [9],[6].
Abb. 2.5 zeigt eine Schar von Kennlinien eines MOSFET. Aufgetragen ist der Drainstrom
gegen die Spannung zwischen
Source
und
Drain
f
ur verschiedene Werte der Gatespannung.
Man unterscheidet bei den Kennlinien zwischen dem linearen Bereich und dem S
attigungs-
VGS V
V
T
_
GS
VDS
IDVDS
nimmt zu
linearer
Bereich Sättigungsbereich
=
Abbildung 2.5: Kennlinienschar einer MOS-Feldeekttransistors [13]
b ereich. Bendet sich der FET im S
attigungsb ereich, so sind alle freien Ladungstr
ager am
Stromtransp ort b eteiligt.
2.1.2 Schaltung
Die Entwicklung des im HELIX 128 verwendeten Vorverst
arkers vollzog sich in mehreren
Schritten
ub er verschiedene Testversionen. Die im hier vorgestellten HELIX 128 eingesetzte
Version des Vorverst
arkers und Pulsformers hat die Bezeichnung HELIX 1.2. Abb 2.6 zeigt
den Schaltplan des Verst
arkers. Man erkennt den mehrstugen Aufbau. Der vom Detektor
kommende Strompuls geht auf das
Gate
des Eingangstransistors T1, wo durch er auf die
R
uckkopp elkapazit
at
C
fp
invertierend integriert wird. Nach der Dierentiation durch die
Kapazit
at
C
1
, die zusammen mit dem Widerstand des Feldeekttransistors
T
8
einen Ho ch-
pass bildet, wird das Signal erneut durch den Pulsformer invertierend verst
arkt, so da am
Ausgang des Pulsformers eine der eingekopp elten Gesamtladung prop ortionale Spannung
anliegt. Der nachfolgende
Levelshifter
ver
andert die Lage der Basislinie des verst
arkten Si-
gnals; die sich anschliesende Treib erstufe erniedrigt den Innenwiderstand auf circa 1
k
. Die
Schaltung des Vorverst
arkers, der in Abb. 2.6 symb olisiert ist, ist in Abb. 2.7 detailliert
gezeigt. Dab ei ist der gestrichelt umrahmte Teil in Abb. 2.6 durch das Vorverst
arkersymbol
ersetzt worden. Es wurde eine gefaltete Kasko denschaltung verwendet, das heit der Kas-
ko dentransistor ist im Signalpfad in Reihe zum Eingangstransistor geschaltet. Der FET
T
2
dient dab ei als Arb eitswiderstand der Kasko denschaltung. Mit der Spannung, die am
Bias
Vfp ,R
Cfp
Vfs ,R
Pulsformerverstaerker
Vor-
Signale vom
Detektor
Cfs
C1
II
Treiber
Level-
shifter
T7
T6
T5 T8
T9
T10
sha_b2
lev
BIAS buf
BIAS
IPRE ISHA
Bias
pre_b2
Abbildung 2.6: Schaltplan der analogen Eingangsstufe
Gate von
T
2
anliegt, wird dessen Widerstand variiert. Der FET
T
4
hat die Funktion ei-
ner Konstantstromquelle, deren Wert durch die Gatespannung eingestellt wird. Dies ist
das Prinzip eines Stromspiegels. Die FETs
T
6
und
T
7
b ewirken einen Spannungsoset am
Ausgang. Um die integrierende Kapazit
at
C
fp
durch mehrere aufeinander folgende Pulse
*
Signale vom
Detektor
T1 T3
T2
Cfp
T5
Vfp ,R
C1
zum
Pulsformer
T6
T7
-2V
(10:1)
pre_b1
(100:1)
pre_b2
+2V
T4
PRE-Bias (1:1)
entspricht IPRE
Upre
Upre
Abbildung 2.7: Detailschaltplan des Vorverst
arkers
nicht aufzuladen, und somit den Verst
arker in seinen S
attigungsb ereich zu bringen, hat der
als R
uckkopp elwiderstand wirkende Transistor T5 die Aufgab e, den Integrator zu entladen.
Durch die Gatespannung
V
fp
und damit durch seinen Widerstand wird die Entladekonstante
eingestellt. Die Verst
arkung des Vorverst
arkers b erechnet sich alleine aus der R
uckkopp el-
kapazit
at nach
U
=
Q
in
C
fp
, wob ei
U
in
die auf den Verst
arker eingekopp elte Ladung und
C
fp
die R
uckkopp elkapazit
at ist. Der Wert f
ur
C
fp
b etr
agt bei dieser Version 740fF, so da bei
einer Ladungseinkopplung von 24.000 Elektronen eine Spannung von
U
=5
;
2
mV
am Aus-
gang des Vorverst
arkers anliegt. Der Pulsformer hat prinzipiell den gleichen Aufbau wie der
Vorverst
arker, die Dimensionierung der FETs ist jedo ch eine andere. Mit dem als R
uck-
kopp elwiderstand wirkenden FET T8 wird die Zeitkonstante des Pulsformers eingestellt.
Die damit einzustellende Spannung ist
V
fs
. Die f
ur den Betrieb der einzelnen Verst
arker-
komp onenten b en
otigten Bias-Str
ome und -Spannungen werden von auen vorgegeb en. Am
Beispiel des Vorverst
arkers sieht man, da die von auen vorgegeb enen Str
ome in b estimm-
ten Verh
altnissen heruntergeteilt werden m
ussen, b eim Vorverst
arker ist dies der Biasstrom
Ipre
. Dies wird durch Stromspiegel erreicht. Abb. 2.8 zeigt ein Beispiel solch einer Schal-
tung. Durch den FET
T
ref
wird von auen ein konstanter Strom eingepr
agt. Durch die
Verbindung des Gates mit dem der Source stellt sich eine konstante Gatespannung ein, die
an das Gate des FET
T
1
gelegt wird. Falls die Gatespannung gr
oer als die Drainspannung
ist, das heit, der FET
T
RE F
sich im linearen Bereich b endet, verhalten sich die Str
ome
b ei der Stromspiegelschaltung wie die Verh
altnisse von W zu L der FETs:
I
RE F
I
1
=
W
RE F
L
RE F
L
1
W
1
:
(2.1)
Der Vorverst
arker erh
alt somit z.B.
ub er
T
2
den Strom
pr e b
1, der im Verh
altnis 10 : 1 zu
Ipre
steht.
3........
CH 1 CH 2 CH 3 ....
IREF I1I2I3
TREF TT
12T
Abbildung 2.8: Stromspiegelschaltung f
ur die Bias-Str
ome. Der eingepr
agte Referenzstrom
wird b ei gleichen FET-Eigenschaften im Verh
altnis 1:1 auf die Kan
ale gespiegelt.
Im weiteren wird nun die Auswirkung der einzelnen Biasstr
ome und -spannungen auf die
Ausgangspulsform des Verst
arkers aufgelistet. Die Werte f
ur die Standardeinstellungen sind
in Tab elle 2.1 aufgef
uhrt.
Vorverst
arker-Biasstrom
Ipre
Mit dem Vorverst
arker-Biasstrom wird die Anstiegsgeschwindigkeit der Spannung am
Ausgang des Vorverst
arkers variiert. Ein h
oherer Biasstrom b ewirkt eine gr
oere An-
stiegszeit. Die
Ub ertragungsfunktion des Pulsformers l
at sich jedo ch durch die eines
Bandpasses b eschreib en. Dadurch wird ein Signal mit einer geringeren Scheitelzeit
st
arker abgeschw
acht. Daher steigt am Ausgang des Pulsformers die Amplitude des
Signals mit steigendem Biasstrom
Ipre
. Ein gr
oerer Vorverst
arker-Strom b ewirkt
auch, da der Vorverst
arker st
arker ged
ampft ist und der Unterschwinger kleiner wird.
Vorverst
arker-Biasspannung
V
fp
Mit der Vorverst
arker-Biasspannung wird die Gr
oe des R
uckkopp elwiderstandes des
Vorverst
arkers eingestellt. Dieser Widerstand verhindert, da sich die R
uckkopp elka-
pazit
at
C
fp
au
adt und der Verst
arker den linearen Bereich verl
at. Falls der Wert
von
V
fp
eine b estimmte Schwelle nicht unterschreitet, sollte er also keinen Einu
auf die Pulsform hab en. Dies ist der Fall, wenn die Zeitkonstante dieses RC-Gliedes
Biasgr
oe Standardeinstellung
Vorverst
arker-Biasstrom
Ipre
200
A
Vorverst
arker-Biasspannung
V
fp
0
V
Pulsformer-Biasstrom
I sha
120
A
Pulsformer-Biasspannung
V
fs
1
;
5
V
Levelshifter-Biasstrom
Ilev
,
3
A
Treib er-Biasstrom
I buf
100
A
Tab elle 2.1: Standardeinstellung der Biasgr
oen der analogen Eingangsstufe
=
R
T
5
C
fp
gro gegen die Integrationszeit des Pulsformers ist. Ansonsten geht der
Vorverst
arker in die S
attigung. Das Rauschen des Vorverst
arkers steigt mit
V
fp
an.
Pulsformer-Biasstrom
I sha
Der Pulsformer-Biasstrom hat den Einu auf den Pulsformer wie der Vorverst
arker-
Biasstrom auf den Vorverst
arker. Daher b ewirkt auch hier ein gr
oerer Biasstrom eine
Verkleinerung des Unterschwingers.
Pulsformer-Biasspannung
V
fs
Mit der Pulsformer-Biasspannung wird der R
uckkopp elwiderstand des Pulsformers va-
riiert. Dadurch
andert sich die Integrationszeit des Pulsformers. Bei niedriger Inte-
grationszeit, das heit niedrigem R
uckkopp elwiderstand (
V
fs
gro) f
allt der Puls am
Ausgang des Pulsformers schneller auf die Basislinie ab. Dadurch erniedrigt sich auch
die Pulsh
ohe, da die Ladungs
anderung am Eingang nichtvollst
andig auntegriert wird.
Levelshifter
-Biasstrom
Ilev
Dieser Biasstrom hat praktisch keinen Einu auf die Pulsform, er ver
andert lediglich
den Spannungsoset.
Treib er-Biasstrom
I buf
Dieser Biasstrom hat eb enfalls keinen Einu auf die Puls-
form. Der Treib er macht lediglich aus dem ho chohmigen Ausgangssignal des Puls-
formers ein niederohmiges.
2.1.3 Rauschen
Das Rauschen des Auslesechips HELIX 128 ist ein sehr wichtiges Kriterium f
ur die Be-
wertung der Qualit
at der ausgelesenen Signale. Wichtig ist hierb ei, in welchem Verh
altnis
die Rauschladung zum Ladungswert eines zu detektierenden Signals steht. Dieses
Signal to
noise ratio
(SNR) sollte so gro wie m
oglich sein; f
ur den Siliziumdetektor ist ein Wert von
SNR
20 erforderlich[3].
Die Gesamtverst
arkung im HELIX 128 wird durch eine Reihenschaltung von mehreren
Verst
arkern erreicht. Dies sind der Vorverst
arker, der Pulsformer sowie der
Buer
vor der
Pip eline, b eziehungsweise der Pip elineverst
arker und der Ausgangstreib er nach der Pip eline.
Das Rauschen solch einer Reihenschaltung wird jedo ch nur von der ersten Verst
arkerkom-
p onente dominiert, da die Rauschzahlen der
ubrigen Komp onenten nur mit ihrer reziproken
Leistungsverst
arkung eingehen. Dies ist in diesem Fall der Vorverst
arker, dessen Rauschen
vom Eingangstransistor b estimmt wird (in Abb 2.7 ist dies
T
1
).
Theorie des Rauschens
Das Rauschen eines Ladungsverst
arkers mit anschliesendem
Pulsformer l
at sich prinzipiell in zwei Arten einteilen, deren einzelne Komp onenten im
weiteren erl
autert werden. Um serielles Rauschen handelt es sich, wenn der Rauschwert
prop ortional mit der Lastkapazit
at am Eingang des Transistors ansteigt. Dieser Beitrag
setzt sich aus dem 1/f-Rauschen, dem Kanalrauschen sowie dem Bulk-Widerstandsrauschen
des Eingangstransistors zusammen. Paralleles Rauschen nennt man den Anteil am Gesamt-
rauschen, der unabh
angig von der kapazitiven Belastung am Eingang des Transistors ist.
Dieser Anteil setzt sich im wesentlichen aus dem Leckstrom, der
ub er den Detektor und
den Arb eitswiderstand der kapazitiv gekopp elten Dio de abiet, zusammen. Diese Beitr
age
entstehen jedo ch nur, wenn der Vorverst
arker mit einem Detektor verbunden ist.
Um ein anschauliches Ma f
ur das Verst
arkerrauschen zu erhalten, wird das Rauschen auf
auf die H
ohe des Eingangsignals b ezogen und in Ladungseinheiten geeicht. Dazu wird die
mittlere quadratische Rauschspannung
u
2
r
am Ausgang des Verst
arkers aus
u
2
r
= lim
T
!1
1
2
T
Z
T
,
T
u
2
r
dt
(2.2)
b erechnet [16]. Die Wurzel aus der mittleren quadratischen Rauschspannung wird als RMS-
Wert (
root mean square
) b ezeichnet. Dieser Wert wird in Einheiten der Elementarladung
geeicht, indem er durch die Verst
arkung des ladungsempndlichen Verst
arkers dividiert wird:
EN C
[
e
,
]=
q
u
2
r
[
mV
]
Gain
[
mV =e
,
]
(2.3)
Die so erhaltene Gr
oe nennt man
equivalent noise charge
(ENC) und hat die Einheit
e
,
.
Dieser Wert l
at sich direkt mit der Gr
oe der Detektorsignale vergleichen.
Die Beitr
age sehen im einzelnen wie folgt aus [18]:
1/f-Rauschen
Das 1/f-Rauschen ist ein Rauschanteil, der bei groen Scheitelzeiten des Pulsformers
das Gesamtrauschen dominiert, wenn das Kanalrauschen unterdr
uckt ist. Es wird
durch elektronische Eekte im Halbleiter verursacht und folgendermaen b erechnet:
EN C
1
=f
=
C
t
e
q
s
F
k
2
WL
ef f
(2.4)
Hierb ei ist
C
t
die gesamte Lastkapazit
at am Eingang des Verst
arkers sowie
W
und
L
ef f
die Breite und L
ange des Eingangstransistors T1, sowie
F
k
eine vom Herstel-
lungsproze abh
angige Konstante. Die Kopp elkapazit
at zwischen Vorverst
arker und
Pulsformer bildet zusammen mit dem Pulsformer einen Bandpa (RC-Filter), der das
1/f-Rauschens bei niedrigen Frequenzen unterdr
uckt. Der Beitrag des 1/f-Rauschens
ist unabh
angig von der Scheitelzeit.
Kanalrauschen
Das Kanalrauschen ist ein weies Rauschen, das heit, sein Beitrag zur Gesamtrausch-
leistung ist
ub er alle Frequenzen gleich. Sein Beitrag brechnet sich als
EN C
K anal
=
C
t
e
q
v
u
u
t
,(
+1)
kT
3
g
m
T
p
;
(2.5)
wob ei
g
m
die Transkonduktanz des Eingangstransistors,
T
p
die Scheitelzeit des Pulsfor-
mers, , ein Faktor, der von der Kanall
ange und der
Source-Drain
-Spannung abh
angt
und
das Verh
altnis der Steilheiten
g
mbs
zu
g
m
ist. Somit steigt das Kanalrauschen li-
near mit der Lastkapazit
at am Transistoreingang und kann durch die Wahl der Steilheit
g
m
(
W
L
) b eeinut werden.
Bulk-Widerstandsrauschen
Das Bulk-Widerstandsrauschen entsteht durch das thermische Rauschen des Wider-
standes
R
bulk
zwischen Kanal und Substratanschlu. Es b erechnet sich aus
EN C
Bulk
=
C
t
e
q
v
u
u
t
R
bulk
2
kT
2
T
p
:
(2.6)
Rauschen des Leckstroms des Detektors
Ein Halbleiterz
ahler, der prinzipiell aus einer in Sp errichtung geschalteten Dio de be-
steht, b esitzt immer einen Leckstrom. Dieser Leckstrom tr
agt zum Rauschen des
Verst
arkers bei und ist unabh
angig von der Lastkapazit
at am Transistoreingang. Die
Rauschspannung l
at sich folgendermaen b erechnen:
EN C
D iode
=
e
q
s
qI
dl
T
p
4
;
(2.7)
wob ei
I
dl
der Leckstrom des Detektors ist.
Das gesamte Rauschen des Verst
arkers setzt sich aus der quadratischen Summe der einzelnen
Komp onenten zusammen:
EN C
=
q
EN C
2
1
=f
+
EN C
2
K anal
+
EN C
2
Bulk
+
EN C
2
D iode
:
(2.8)
Als Funktion der kapazitiven Last
C
load
am Vorverst
arkereingang sieht das Gesamtrauschen
wie folgt aus:
EN C
(
C
load
)=
EN C
(
C
load
=0)+
m
C
load
(2.9)
Dab ei ist
m
die Steigung des Rauschens in Abh
angigkeit von der Lastkapazit
at. Die Last-
kapazit
at setzt sich eigentlich aus einer eventuell von auen angebrachten Detektorkapazit
at
und der Gatekapazit
at zusammen. Da die Gatekapazit
at jedo ch konstant ist, tr
agt sie zur
Steigung
m
nichts b ei. Das gesamte Rauschen zu kennen ist wichtig, da dieser Wert es
erlaubt, die Qualit
at eines detektierten Signals zu b eurteilen.
Bei der Messung des Rauschens des Ausgangssignals mu die Gleichtaktauslenkung (
com-
mon mode
) aller Kan
ale b eachtet werden. Bei diesem Eekt werden durch Einstreuung
elektromagnetischer Wellen auf die Ausleseleitung sowie
ub er die Widerst
ande in den Span-
nungszuf
uhrungen die Werte aller Kan
ale um den gleichen Wert angehob en o der abgesenkt.
Dies kann b eim Betrachten eines einzelnen Kanals vom Eigenrauschen des Verst
arkers nicht
unterschieden werden. Daher mu f
ur die Korrektur der Gleichtaktauslenkung der Schwer-
punkt aller Kan
ale eines Ereignisses von den ausgelesenen Kan
alen subtrahiert werden, um
nicht zu hohe Rauschwerte zu erhalten. Darauf wird in Kapitel 3 n
aher eingegangen.
2.2 Kontrollogik
Die Kontrollogik des HELIX 128 steuert die Schreib- und Lesevorg
ange der Pip eline sowie
die gemultiplexte Ausgab e der gesp eicherten Signale in Abh
angigkeit von den vorgegeb enen
Parametern. Sie gibt auch Monitorsignale aus, die es erlaub en, die Funktion des Chips zu
ub erwachen. Der Digitalteil des HELIX 128 wurde in der
Hardware
-Beschreibungssprache
Verilog geschrieb en und mit AMS-0
;
8
Standardzellen synthetisiert.
F
ur den Betrieb des Digitalteils sind mehrere digitale Signale notwendig. Diese werden alle
auf die Sample-Clo ck (
Sclk
) synchronisiert. Mit der
Sclk
gibt man somit seine Betriebsge-
schwindigkeit vor. Im sp
ateren HERA-B Exp eriment wird dies ein zur
Bunchcrossing Clock
phasenverschob enes Taktsignal sein. Der nominelle Wert f
ur die
Sclk
ist 10,4MHz. Wie
bei allen anderen digitalen Signalen sind auch hier die Pegel CMOS-kompatib el, das heit
der logische Pegel 0 b etr
agt
,
2
V
sowie der logische Pegel 1 +2
V
. Die Schreib- und Lese-
vorg
ange in die Pip eline werden
ub er Zeigerp ositionen gesteuert. Es gibt ein Register, das
die zu b eschreib ende Zelle in der Pip eline enth
alt (Schreibzeiger), sowie ein Register, das
die auszulesende Zelle angibt (Triggerzeiger). Die b eiden Zeiger werden jeweils mit einer
Sclk
-Perio de in der Pip eline auf die n
achste Zelle verschob en; erreicht ein Zeiger die letzte
Spalte, wird er auf die nullte Spalte zur
uckgesetzt. Das Durchlaufen der b eiden Zeiger durch
die nullte Spalte wird zu Kontrollzwecken durch das Signal
w r iteM on
f
ur den Schreibzeiger
angezeigt, b eziehungsweise durch
tr ig M on
f
ur den Triggerzeiger. Diese b eiden Signale gehen
b ei Durchlaufen des zugeh
origen Zeigers durch die nullte Pip elinespalte jeweils f
ur eine
Sclk
-
Perio de auf logisch eins. Der Abstand der b eiden Zeiger ist die sogenannte
trigger latency
,
das heit diejenige Anzahl an
Sclk
-Perio den, die verstreichen, bis der zu einem gesp eicher-
ten Signal zugeh
orige Trigger eintrit. Die
tr ig g er l atency
wird durch die b eiden Signale
notReset
und
notT Reset
eingestellt. Die Funktion dieser b eiden Signale ist es, den Schreib-
b eziehungsweise den Triggerzeiger anzuhalten, falls sie auf logisch 0 liegen, und die Zeiger
laufen zu lassen, falls sie auf logisch 1 liegen. Daher wird das Signal
notReset
zur Einstellung
der Verz
ogerungszeit von null auf eins genommen, wob ei auf die fallende Flanke der
Sclk
gesamp elt wird. Nachdem die gew
unschte Anzahl an
Sclk
-Perio den verstrichen sind, wird
das Signal
N otT Reset
von null auf eins gelegt, wob ei auch dieses auf die fallende Flanke
der
Sclk
gesamp elt wird. Dab ei ist zu b eachten, da die einzustellende Verz
ogerungszeit
um eine
Sclk
-Perio de l
anger sein mu als die gew
unschte. Abb. 2.9 zeigt eine
Ub ersicht des
zeitlichen Ablaufs der Einstellung der Verz
ogerungszeit. Falls b eide Resetsignale auf logisch
eingestellte Verzögerungszeit
NotTReset
NotReset
Sclk
Abbildung 2.9: Zeitdiagramm der Einstellung der Verz
ogerungszeit
eins liegen, wird mit jeder fallenden
Sclk
-Flanke der am Ausgangstreib er des Verst
arkers
jedes einzelnen Kanals liegende Spannungswert in diejenigen Pip elinezellen geschrieb en, auf
der der Schreibzeiger steht. Falls nun ein entsprechendes Ereignis ausgelesen werden soll,
das heit, der First-Level-Trigger liefert ein Triggersignal, das zu diesem Ereignis geh
ort, so
wird diejenige Pip elinespalte ausgelesen, auf die der Triggerzeiger zeigt. Das Triggersignal
mu eb enfalls mit der fallenden Flanke der
Sclk
synchronisiert sein. Abb. 2.10 zeigt eine
Ub ersicht der zeitlichen Lage des Triggers zum auszulesenden Signal.
eingestellte Verzögerungszeit
trigIn
Ladungspuls
Sclk
Abbildung 2.10: Zeitdiagramm der relativen Lage eines Ladungspulses und des zugeh
oren
Triggersignals
Zyklen
Rclk
TrigIn
Sclk
128 Kanäle 128 Kanäle
Datavalid
AnalogOut
19 Rclk
Abbildung 2.11: Zeitdiagramm mit zwei Triggersignalen und den zugeh
origen analogen Aus-
gangssignalen. Der Begin und das Ende der analogen Ausgab e wird durch
D atav al id
ange-
zeigt.
Die serielle Ausgab e durch den Multiplexer wird mit der Readclo ck (
Rclk
) getaktet. Der
nominelle Wert der
Rclk
-Frequenz b etr
agt 20MHz. Der Digitalteil
ub erpr
uft den Wert des
Signals
tr ansmitE nabl e
, und gibt, falls dieses auf logisch 1 ist, die Werte einer Pip elinespalte,
das heit, die Werte der Kan
ale 1 bis 128, die zu einem b estimmten Zeitpunkt gesamp elt wur-
den, nacheinander aus. Somit kann die Ausgab e von Daten mit
tr ansmitE nabl e
angehalten
werden. Durch das Signal
dataV al id
wird die analoge Datenausgab e angezeigt.
dataV al id
andert seinen Wert von logisch 0 auf logisch 1 w
ahrend der Ausgab e der einzelnen Kan
ale.
Abb 2.11 zeigt ein Zeitschema mit zwei Triggersignalen, die auf die fallende Flanke der
Sclk
gesamp elt werden. Nach einer denierten Anzahl von
Sclk
- und
Rclk
-Perio den b eginnt der
Chip, die Signale der 128 Kan
ale auszugeb en, die zu dem getriggerten Ereignis geh
oren.
Die Ausgab e dauert 128
Rclk
-Perio den. Die Frequenz von
Sclk
und
Rclk
mu dab ei nicht
ub ereinstimmen.
Falls mehrere Triggersignale in einem k
urzerem Abstand, als die Ausgab e von 128 Kan
alen
dauert, ankommen, werden die Pip elinespalten, die ausgegeb en werden sollen, in einem
Ausleseregister (
Multieventbuer
) gesp eichert und der Schreibzeiger
ub erspringt dann diese
Zellen, um ein L
oschen der darin stehenden Werte zu vermeiden. Wenn die Daten des ersten
getriggerten Ereignisses ausgegeb en sind, werden nach einer denierten Anzahl von
Rclk
-
Zyklen die Kan
ale des n
achsten Ereignisses ausgegeb en. Das Ausleseregister kann auf diese
Weise maximal vier Ereignisse zwischensp eichern. Man nennt dies die Gr
oe des Multievent-
buers. Die Gr
oe des Multieventbuers b estimmt auch die maximale
Trigger latency
, in
dem Fall des vorliegenden Chips b etr
agt sie also maximal 123 Pip elinespalten. Falls der
Multieventbuer voll ist, das heit, wenn mehr als 4 Trigger innerhalb der Auslesep erio de
eines Ereignisses ankommen, wird dies durch das Signal
fifoF ull
angezeigt, welches dann
solange auf logisch 1 geht, bis ein Ausleseregister frei ist. Abb. 2.12 zeigt ein Zeitschema
mit mehreren Triggern sowie dem Signal
fifoF ull
. S
amtliche Signalpads des HELIX 128
die f
ur die Funktion des HELIX 128 notwendig sind, sind mit Beschreibungen im Anhang A
in Tab ellenform aufgelistet.
Sclk
fifofull
TrgIn
Abbildung 2.12: Zeitdiagramm mit mehreren Triggersignalen und dem Signal
Fifoful l
2.3 Pip eline
Die Pip eline des HELIX 128 b esteht aus 128
128 Kapazit
aten mit einem nominellen Wert
von jeweils 850
fF
. Diese werden mit jedem Taktzyklus der
Sclk
durch die Ausgangsspan-
nung des Treib ers aufgeladen und der eingeschrieb ene Ladungswert sp
ater durch den Pip e-
lineverst
arker ausgelesen. Wichtig f
ur die sp
atere Interpretation der ausgelesenen Signale ist
dab ei die Variation der Kapazit
at der Kondensatoren, da b ei der Auslese nichtbekannt ist,
in welche Pip elinezelle das Signal geschrieb en wurde. Vom Hersteller des Chips wird eine
relativeVariation der Kapazit
aten auf diesem Chip von weniger als 0
;
16% angegeb en [15].
2.4 Pip elineverst
arker und Multiplexer
An die Pip elinekapazit
aten schliest sich in der Auslesekette der Pip elineverst
arker, der
Multiplexer sowie der Ausgangstreib er an. Der Pip elineverst
arker ist ein geschalteter Ladungs-
verst
arker mit gefalteter Kaskode mit einem Spannungssignal als Ausgang. Der Pip eline-
verst
arker wird nach vier
Sclk
Zyklen zur
uckgesetzt. Der Resetschalter daf
ur wird vom
Digitalteil angesteuert.
Der Multiplexer gibt alle 128 Spannungswerte, die zu einem festen, durch das Signal
T r ig in
denierten Zeitpunkt am Ausgang des Pip elineverst
arkers anliegen, zeitlich nacheinander
aus. Dab ei wird der Multiplexer von der
Rclk
getaktet. Die Kontrolle der Ausgab e geschieht
durch den Digitalteil, der auch das logische Signal
D atav al id
generiert.
Um b ei der Auslese der analogen Signale m
ogliche Einstreuungen durch elektromagnetische
Wellen auf dem Chip zu eliminieren ist ein zus
atzlicher Kanal herausgef
uhrt, der die gesamte
analoge Auslesekette b einhaltet, jedo ch nicht an ein Eingangspad angeschlossen ist. Dieser
Dummykanal
ist an das Pad
Anal og O utD ummy
angeschlossen und es ist vorgesehen, da
dieser b ei der Auslese des Chips von dem analogen Ausgangssignal abgezogen wird.
2.5 Testpulsgenerator
-1MIP
-2 MIP
+1 MIP
+2 MIP
. . . . .
. . . . .
. . . . .
. . . . .
116,3 fF
1
2
3
4
. . . . . .
. . . . . .
Kanal
notTP
GND
TP
Testpulseingang
210,2 fF
210,2 fF
206,2 fF
116,3 fF
206,2 fF
Abbildung 2.13: Skizze der Testpulsgeneratorschaltung; es sind die ersten vier Kan
ale gezeigt
Um die Funktionsf
ahigkeit der gesamten analogen Auslesekette des HELIX 128 zu testen
sowie eine Eichung der Signalh
ohe durchzuf
uhren, b esitzt der Chip die M
oglichkeit auf alle
Kan
ale synchron eine Testladung einzukopp eln. Hierdurch wird ein Signalmuster erzeugt,
das durch ein von auen gegeb enes Triggersignal ausgelesen werden kann. Dazu wird auf dem
Chip
ub er eine Kopp elkapazit
at ein deltaf
ormiger Strompuls in den Vorverst
arker eingekop-
p elt. Der Kopp elkapazit
aten vor jedem Vorverst
arkerkanal bilden zusammen mit einer weite-
ren Kapazit
at einen kapazitiven Spannungsteiler. Abb. 2.13 zeigt eine Skizze der Schaltung.
Die Kopp elkapazit
aten und der Spannungsteilerkondensator sind so dimensioniert, da eine
Spannungsstufe von U=4V einen Ladungspuls von 1MIP auf den ersten Kanal, 2MIP auf
den zweiten, -1MIP auf den dritten und -2MIP auf den vierten Kanal usw. einkopp elt. Die
Symmetrie des Testpulses hat zur Folge, da sich die Stromentnahme
ub er die Masseleitung
nichtver
andert und somit kein globales
Ub ersprechen
ub er die Masse auf die Chip eing
ange
zu erwarten ist, so da der Chip sichweiterhin in realistischen Betriebsb edingungen b endet.
2.6 Komparatoren
Die f
ur den
First Level Trigger
wichtigen Komparatoren schliesen sich direkt an den Trei-
ber der analogen Eingangsstufe des HELIX 128 (siehe Abb. 2.1) an. Abb. 2.14 zeigt den
Schaltplan des Komparators. Es handelt sich bei dem hier verwendeten Typ en um einen
sample*
vcc vcc
TG2
TG1
TG3 TG4
T1
T2
T3
T4
C1 C2 V_out
clk clk
clk* clk*
clk
clk
clk*
clk*
sample*
V_ref
sample*
sample
sample
V_Signal
sample*
Abbildung 2.14: Schaltplan des Komparators im HELIX 128
geschalteten Komparator mit Gleichspannungsankopplung, der f
ur einen 6-bit-Flash-ADC
entwickelt [17] und in den HELIX 128
ub ernommen wurde. Er b esitzt eine nominelle Be-
triebsfrequenz von 10MHz. Beim Betrieb des Flash-ADC ist es nicht vorgesehen, da sich
das Vergleichssignal b ez
uglich einer Referenzspannung w
ahrend eines Taktzyklus ver
andert.
Dies ist b ei den Signalen, wie sie b eim Einsatz des HELIX 128 vorkommen jedo ch der Fall.
Daher sind die weiteren Ausf
uhrungen f
ur die Funktionalit
at der Komparatoren im Einsatz
mit realistischen Detektorpulsen nicht unb edingt zutreend.
Der Komparator wird mit zwei
clocks
b etrieb en, n
amlich
sampl e
und
sampl e
. Die Phasen
der Taktfrequenzen liegen so, da w
ahrend dem ersten Halbzyklus das
Transmission Gate
(TG) 2 gesp errt und TG1, TG3 sowie TG4 leitend sind. An der Kapazit
at C1 liegt die
Spannung
V
ref
. Durch TG3 und TG4 liegen die Gates von T1 und T2 auf der gleichen
Spannung
V
r eset
, die sich aufgrund der Dimensionierung der FET einstellt. Die Kapazit
at
C1 wird dann mit der Spannungsdierenz
V
ref
,
V
r eset
aufgeladen. W
ahrend dem zweiten
Halbzyklus ist TG2 ge
onet, sowie TG1, TG3 und TG4 gesp errt. Dadurch iet kein Strom
von
V
sig nal
. Die Spannung an den Gates T1 und T2 wird durch das Signal, das an C1 anliegt,
verschob en. Sie b etr
agt dann
V
G
=
V
r eset
+
V
sig nal
,
V
ref
. Die Verst
arkung dieser Spannung
ist maximal, so da am Ausgang des Komparators zwei m
ogliche Spannungswerte anliegen
k
onnen, n
amlich:
V
out
=+2
V
f
ur
V
G
>V
ref
sowie
V
out
=
,
2
V
f
ur
V
G
<V
ref
:
Zwei sich anschlieende Registerstufen halten das digitale Signal von
V
out
f
ur eine Taktp e-
rio de fest.
Jeweils 4 neb eneinanderliegende Komparatorausg
ange sind durch ein logisches \
Oder
" ver-
bunden, so da ein Triggersignal abgeleitet wird, falls auf mindestens einem der vier Kan
ale
ein Signal detektiert wird.
Kapitel 3
Messungen
Die in diesem Kapitel dargestellten Messungen wurden, falls nicht anders erw
ahnt, an Chips
durchgef
uhrt, die Ende Juni 1996 submittiert wurden.
3.1 Messaufbau
3.1.1 Anforderungen an den Aufbau
Um eine vollst
andige Charakterisierung des HELIX 128 durchf
uhren zu k
onnen, mu der
Chip mit allen f
ur den Betrieb notwendigen Spannungen und Str
omen sowie mit den digitalen
Steuersignalen versorgt werden. Um das Verhalten des Chips b ei verschiedenen Einstellungen
b eobachten zu k
onnen, muten die Biasstr
ome und -spannungen einstellbar sein. Gleichzeitig
sollte die M
oglichkeit b estehen auf die Chip eing
ange Signale zu geb en, wie sie sp
ater von
einem angeschlossenen Detektor erzeugt werden. Auf der anderen Seite m
ussen die digitalen
Antwortsignale des HELIX sowie das analoge Ausgangssignal b eobachtet werden k
onnen.
Bei dem Aufbau war darauf zu achten, da die b eobachteten Signale, die der Chip liefert
m
oglichst wenig vom Meaufbau b eeinut werden, um eine Verf
alschung der eigentlichen
Eigenschaften des Chips zu vermeiden. So war es f
ur die Messung des Eigenrauschens des
Vorverst
arkers wichtig, die Einstreuung m
oglichst niedrig zu halten. Um eine Erh
ohung
des Rauschens durch die Versorgungsspannung zu vermeiden, muten diese konstant und
m
oglichst rauschfrei gehalten werden.
Um die Qualit
at des anlogen Ausgangsignals b eurteilen zu k
onnen, mute dieses mit einem
sehr schnellen Op erationsverst
arker verst
arkt werden.
3.1.2 Realisierung
Einen schematischen
Ub erblick
ub er den Aufbau gibt Abb. 3.1. Der HELIX 128-Chip ist
auf eine Tochterplatine geklebt und angeb ondet, die wiederum mit Hilfe von Stiftleisten auf
eine Mutterplatine gesteckt ist. Dies erleichterte das Testen verschiedener Chips. Auf der
Mutterplatine werden die Versorgungsspannungen sowie die Biasspannungen und -str
ome
generiert. Eb enso werden die digitalen Signale zugef
uhrt und zum Teil konvertiert. Die vom
Chip kommenden digitalen Signale werden vom Chip weggef
uhrt und das analoge Ausgangs-
signal wird verst
arkt. Die Mutterplatine wurde f
ur die Messungen durch Flachbandkab el mit
dem HP82000 Chiptester von Hewlett Packard verbunden, der die digitalen Signale f
ur den
Chip erzeugte sowie die digitalen Signale vom Chip analysierte. Gleichzeitig pro duzierte
28
PowerPC
VME
Oszilloskop Sirocco
Mutterplatine
Tochter-
HP82000
Chiptester
versorgung
Spannungs-
einkopplung
zur Puls-
Stufensignal
digitale Ausgänge
des Chips
digitale Eingänge
des Chips
board mit
HELIX 128
Abbildung 3.1: Schematischer
Ub erblick
ub er den Messaufbau
der Chiptester die Eingangssignale, die das Detektorsignal simulierten. Das analoge Aus-
gangssignal des HELIX 128 wurde mit einem digitalen Sp eicheroszilloskop b eobachtet und
vermessen, sowie mit einem Siro cco-Flash-ADC digitalisiert, der in einem VME-Rahmen mit
einem CETIA PowerPC 601 b etrieb en wurde. Auf die Komp onenten des Meaufbaus wird
nun im einzelnen eingegangen.
Abbildung 3.2: Foto des Tochterb oards mit aufgeklebtem und angeb ondetem HELIX 128
Clast
Clast
1,5pF
Spannungsteiler
Helix 128
Eingangspads
Lastkapazität
Koppelkapazität
Signal-
einkopplung
50 5k
50Ω
ΩΩ
1,5pF
1,5pF
Abbildung 3.3: Schaltung der Kopp el- und Lastkapazit
aten am Eingang des Helix 128
Tochterplatine
Abb. 3.2 zeigt ein Photo der Tochterplatine. Sie hat eine Gr
oe von 5
;
5
5
cm
2
und und
b esitzt Leiterbahnen aus Gold mit einer minimalen Breite von 100
m
und einem Abstand
von 200
m
. Das entspricht dem Abstand der Ausgangspads auf dem Chip. Der Chip wird
auf eine Gold
ache in der Mitte der Platine mit Leitsilb er aufgeklebt. Die Leiterbahnen
aus Gold sind so angeordnet, da sie den Pads des HELIX 128 gegen
ub erliegen und mit den
Anschl
ussen des Chips durch Bonden verbunden werden k
onnen. Die Gold
ache, auf der der
Chip klebt ist mit der Versorgungsspannung
vss
=
,
2
V
verbunden, um das Substrat des
HELIX 128 auf das richtige Potential zu bringen. Die Leiterbahnen, die die Versorgungs-
spannungen zuf
uhren, sind jeweils mit Kapazit
aten von 100
nF
gegen Masse geblo ckt. Dies
soll die Welligkeit in den Spanungen no ch weiter senken, da diese sich zum Beispiel stark
in den gemessenen Rauschwerten niederschlagen w
urden. Auf der linken Seite der Toch-
terplatine sind die Kopp elkapazit
aten zu sehen, die aus einem Stufensignal ein
-f
ormiges
Stromsignal erzeugen. Dieses Signal ist einem Strompuls des Siliziumdetektors sehr
ahnlich
und sollte daher das Verhalten des HELIX-Vorverst
arkers unter realistischen Bedingungen
zeigen. Diese Kapazit
aten wurden m
oglichst nahe an die Eingangspads des Chips gebracht,
um die Einstreuung von St
orsignalen zu minimieren. Abb. 3.3 zeigt schematisch, wie die
Kapazit
aten geschaltet sind. Auf der Ob erseite sind drei Kapazit
aten angebracht, auf der
Unterseite der Platine eb enfalls drei, so da sechs Kan
ale angeb ondet werden k
onnen und
auf diese gleichzeitig ein Signal gegeb en werden kann. Zus
atzlich kann an vier der sechs
Kan
ale eine Lastkapazit
at gel
otet werden, aus Platzgr
unden sind dies ob en b eziehungsweise
unten die b eiden
aueren Kan
ale. Die Lastkapazit
aten wurden f
ur die Rauschmessungen
aufgebracht, bei den
ubrigen Messungen blieb en die L
otstellen frei. Auf eventuell vorhan-
dene parasit
are Kapazit
aten, die durch die Geometrie der Leiterbahnen entstehen, wird im
Abschnitt
ub er das Rauschen n
aher eingegangen.
Die Tochterplatine ist mit Stiftleisten versehen, die es erm
oglichen, verschiedene Tochter-
platinen in die Mutterplatine zu stecken, um so mehrere Chips testen zu k
onnen. Auf
der Tochterplatine ist zum Lichtschutz sowie zum mechanischen Schutz des Chips und der
Bonddr
ahte eine Ab deckkapp e aufgesetzt.
Abbildung 3.4: Aufsicht auf die Mutterplatine
Mutterplatine
Die Mutterplatine versorgt den HELIX 128 mit allen zum Betrieb n
otigen Spannungen und
Str
omen. Dies sind die im Kapitel 2 erw
ahnten Biasstr
ome und -spannungen, sowie die
Versorgungsspannungen f
ur den Chip. Abb. 3.4 zeigt eine Aufsicht auf das Board mit aufge-
setzter Tochterplatine. Auf die Funktionskomp onenten wird nun im einzelnen eingegangen.
Versorgungsspannungen, Biasstr
ome und -spannungen
Die Versorgungsspannungen,
die der HELIX 128 ben
otigt, werden auf der Mutterplatine durch Standardbauteile und
-schaltungen erzeugt. Abb. 3.5 zeigt exemplarisch die Schaltung f
ur die negativen Versor-
gungsspannungen
vss
,
v sspa
und
v ssa
. Die anderen Spannungen wurden
aquivalent er-
zeugt. Aus den Versorgungsspannungen wurden durch Spannungsteilerschaltungen die Bias-
spannungen und -str
ome generiert. Alle Spannungen und Str
ome sind durch Kapazit
aten
gegen Masse geblo ckt. Dazu wurden jeweils parallel geschaltete Kondensatoren von 100
nF
und 33
F
Kapazit
at verwendet.
Treib er f
ur analoges Ausgangssignal
Um das analoge Ausgangssignal des HELIX 128 zu
untersuchen, mu die Dierenz von
Anal og O ut
und
Anal og O utD ummy
von einem Op erations-
verst
arker gebildet werden. Der passende Op erationsverst
arker sollte eine Bandbreite von
mindestens 50MHz hab en, da das Ausgangsignal des HELIX 128 eine Anstiegszeit von ca.
10ns bei einer Lastkapazit
at von 10pF b esitzt. Der
Current Feedback
Op erationsverst
arker
AD8001 [19] b esitzt unter allen prob eweise eingesetzten OPVs die g
unstigste Kombination
aus empfohlenem R
uckkopp elwiderstand und Eingangskapazit
at. Abb. 3.6 zeigt den Schalt-
plan des Treib ers, mit dem die b esten Ergebnisse gewonnen wurden. Der Ausgang des OPV
ist zur Anpassung an den Wellenwiderstand des Koaxialkab els und des Oszilloskops mit 50
und 10pF abgeschlossen. Die Schaltung hat die Verst
arkung zwei, so da bei der Betrach-
tung des Ausgangssignals am Oszilloskop mit Abschluss 50 eine Gesamtverst
arkung von
TL082
vssa
vsspa
vss
100n1K
22K
100
TIP126
22K
22K
-5V
-5V
+5V
REF=2,5V
Abbildung 3.5: Schaltung zur Generierung der negativen Versorgungsspannungen
vss
,
v sspa
und
v ssa
Ω50Ω
50
frequenzunabhängiger Spannungsteiler
AnalogOutDummy
AnalogOut
AD8001
+
660
−
1kΩ
330Ω
2kΩ
Ω
10pF
10pF
Oszilloskop
Abbildung 3.6: Beschaltung des AD 8001 mit Verst
arkung 2; der Ausgang des OPV ist mit
einem frequenzunabh
angigen Spannungsteiler abgeschlossen, um Reexionen zu vermeiden
eins erscheint. Bei der Beschaltung, wie sie hier genannt ist, wird das Signal
Anal og O ut
von
Anal og O utD ummy
abgezogen. Da der Helix 128 insgesamtinvertierend verst
arkt, sieht
man am Ausgang des Treib ers p ositive Eingangssignale des Chips als eine p ositive Span-
nungs
anderung. Soll das analoge Signal
ub er weitere Strecken geleitet werden, empehlt
sich die Schaltung nach Abb. 3.7, um ein dierentielles Analogsignal zu erhalten. In diesen
b eiden F
allen wird der Chip mit 1
k
b eziehungsweise mit 500 b elastet. Die Belastungs-
grenze des HELIX 128 liegt b ei ca. 300.
Spannungsteiler f
ur Signaleinkopplung
Um die Einstreuung von St
orsignalen auf den
Spannungspuls, der an das Eingangspad des HELIX 128 gegeb en wird, m
oglichst gering
zu halten, ist ein Spannungsteiler direkt vor der Kopp elkapazit
at angebracht. Der Ab-
stand des Spannungsteilers zu den Kopp elkapazit
aten wurde jedo ch so gro gew
ahlt, da
ein
Ub ersprechen auf den Chip nicht zu erwarten ist. Somit kann eine relativ groe Span-
nungsstufe bis kurz vor den Chip eingang gef
uhrt werden, die dann vor der Kopp elkapazit
at
im Verh
altnis 1:100 heruntergeteilt wird. Bei einer Kopp elkapazit
at von 1
;
5
pF
und einem
.....
AD8001
+
−
1kΩ
330Ω
2kΩ
AnalogOutDummy
AnalogOut
+AD8001
−
1kΩ
330Ω
2kΩ
660Ω
660Ω
.....
Abbildung 3.7: Treib erschaltung, die ein dierentielles Signal erzeugt.
Abschluwiderstand von 50, der den Spannungsteiler terminiert, wird eine Spannungsstufe
von
U
= 512
mV
angelegt, was einem Ladungspuls von Q=24.000 Elektronen ^= 1MIP
entspricht. Die Breite des Signals ist b egrenzt durch die Anstiegszeit des Spannungsstufe,
die an die Kopp elkapazit
at angelegt wird sowie durch die Zeitkonstante des RC-Gliedes. In
Abb. 3.3 ist die Spannungsteilerschaltung skizziert.
Pegelwandler f
ur die digitalen Signale
Urspr
unglichwar das Test
board
daf
ur vorgesehen,
mit TTL-Signalen b etrieb en werden zu k
onnen. Diese sollten durch die
Levelshifter
bau-
steine 26
LS
32 von 0
V=
+5
V
in
,
2
V=
+2
V
umgewandelt werden. Diese Bausteine b esitzen
dierentielle Ein- und Ausg
ange. Um jedo ch das
Ub ersprechen der digitalen Signale auf den
Analogteil des Chips untersuchen zu k
onnen, war es n
otig, das invertierte Signal abschalten
zu k
onnen. Daher wurden f
ur die meisten Messungen die
Levelshifter
bausteine entfernt und
die Signale direkt vom Chiptester mit den richtigen Pegeln generiert. Dies stellte keine
Probleme dar, da sich mit dem Chiptester die Gr
oe der Pegel frei einstellen l
at.
3.1.3 Chiptester
Der HP 82000 ist ein digitaler
Pattern
generator und b esitzt in der benutzten Ausbaustufe
48 Kan
ale, von denen 40 Kan
ale eine Signalrate von bis zu 100
M bit=s
und 8 Kan
ale bis zu
400
M bit=s
erzeugen k
onnen. Gleichzeitig kann jeder der Kan
ale als Diskriminator geschaltet
werden und somit digitale Signale b ei einstellbarer Diskriminatorschwelle gemessen werden.
Um die Signale dem Chip zuzuf
uhren, wurde der Chiptester mit einem selbstkongurierten
DUT-Board (
D
evice
u
nder
T
est) b est
uckt, das es erm
oglichte, die Signale des Chiptesters
zum Mutterb oard und die digitalen Signale des Chips zum Chiptester
ub er Flachbandkab el
zu f
uhren. Der maximale Ausgangsstrom des Chiptesters b etr
agt ca. 80 mA pro Kanal und
die Anstiegszeit b ei einer Last von 10
pF
ist
<
3
;
5
ns
[20].
Der Chiptester wird
ub er eine angeschlossene
Workstation
mit entsprechender Software pro-
grammiert und gesteuert. Es lassen sichTestvektoren mit einer maximalen L
ange von 256
k bit
eingeb en und diese wahlweise einzeln o der sich wiederholend ausgeb en. Die Lage der anstei-
genden und abfallenden Flanken der Signale zueinander lassen sichin1
ns
-Schritten einstel-
len. Dies ist unter anderem wichtig, um eine genaue Einstellung des Samplezeitpunktes des
Vorverst
arkers vornehmen zu k
onnen. Gleichzeitig lassen sich die logischen Pegel zwischen
,
4
V
und +4
V
b eliebig varieren, was dazu b enutzt wurde, verschieden groe Eingangssignale
auf den HELIX 128 zu geb en.
3.1.4 Siro cco Flash-ADC
Der Siro cco ist ein Analog-Digital-Wandler mit einer Au
osung von 10
bit
. Er wird
ub er ein
VME-Bussystem mit Hilfe einer PowerPC-CPU angesteuert und ausgelesen. Der Auslese-
takt f
ur den Siro cco wird vom Chiptester vorgegeb en. Die Software zur Auslese ist in C
geschrieb en und basiert auf Standardbibliotheken [21]. Der Siro cco wurde mit einer Takt-
frequenz von 1 MHz b etrieb en. Es hat sich gezeigt, da h
ohere Frequenzen zu Fehlern in
der Digitalisierung f
uhren.
3.2 Digitalteil
Die Untersuchungen am Digitalteil des HELIX 128 wurden zum gr
oten Teil mit der Chip-
tester Software durchgef
uhrt, sowie teilweise mit dem Oszilloskop. Dazu wurden die digitalen
Signale in Form von Sequenzen, die in den Chiptester einprogrammiert wurden, auf den
Chip gegeb en. Alle Messungen wurden bei
Sclk
-Frequenzen von 500kHz, 10MHz sowie
20MHz durchgef
uhrt. Laut Sp ezikation des Chipherstellers sollte der Digitalteil auch bei
weit h
oheren Frequenzen problemlos funktionieren, dies h
atte jedo ch einen optimierteren
Testaufbau verlangt. Es wurde in der digitalen Funktionalit
at des Chips bis 20MHz
Sclk
-
Frequenz keine Abh
angigkeit von der
Sclk
-Frequenz b eobachtet.
Die Taktfrequenz, auf die alle digitalen Signale des Chips synchronisiert werden, ist die
Sampleclock
(
Sclk
). Der Digitalteil erkennt ein Signal dann, wenn es zur fallenden Flanke
der
Sclk
anliegt. Die Abfolge von logischen Steuersignalen, die auf den Chip gegeb en wurden
und die Antwortsignale, sind im folgenden aufgelistet:
Ein
tr ig I n
-Signal liefert nach einer denierten Anzahl von
Sclk
und
Rclk
-Zyklen ein
D ataV al id
-Signal, das w
ahrend 128
Rclk
-Taktzyklen auf logisch 1 bleibt. Die genaue
Anzahl von Taktzyklen, die verstreichen bis das
D ataV al id
-Signal erscheint, h
angt
vom Frequenzverh
altnis der b eiden
Clocks
ab.
F
unf direkt aufeinander folgende
tr ig I n
-Signale ergeb en als Antwort des Chips vier
Ausleseguren, deren Ausgab e durch ein
high
von
D ataV al id
angezeigt wird. Die
D ataV al id
-Signale sind b ei einer
Rclk
-Frequenz von 20MHz und einer
Sclk
-Frequenz
von 10MHz durch einen Abstand von 19
Rclk
-Zyklen voneinander getrennt. Das f
unfte
Triggersignal geht verloren, da nur vier Ausleseregister zur Verf
ugung stehen. Das
Signal
fifofull
gehtw
ahrend dem vierten Triggersignal auf logisch 1 (siehe Abb. 2.12).
Falls das Signal
tr ansmitenabl e
auf logisch 0 liegt, liefert ein Triggersignal kein
D ataV al id
-
Signal als Antwort. Wird das
tr ansmitenabl e
-Signal nach einem
tr ig I n
-Signal von
logisch 0 auf logisch 1 genommen, so b eginnt die Ausgab e des analogen Ausgangs zwei
Rclk
-Zyklen danach.
Die Signale
tr ig mon
und
w r itemon
zeigen den Durchgang des Triggerzeigers b eziehungs-
weise des Schreibzeigers durch die nullte Pip elinespalte an. Der Abstand zwischen den
b eiden Signalen stimmt mit der eingestellten
triggerlatency
ub erein. Die maximal ein-
gestellte Verz
ogerungszeit b etrug 123
Sclk
-Zyklen.
3.3 Analoges Ausgangssignal
Das analoge Ausgangssignal wurde bei verschiedenen Auslesefrequenzen untersucht. Dazu
wurde der Chiptester im
repeat modus
b etrieb en, das heit, die Testvektoren wurden wie-
derholend an die Eing
ange des Chips angelegt. Es wurde mit jeder Wiederholung eines
Testvektors die
Triggerlatency
eingestellt, ein Signal auf den Eingang eingekopp elt und die-
ses durch Vorgab e eines Triggersignals ausgelesen. Das analoge Ausgangssignal gibt somit
die Pip elinezellenwerte aus einer denierten Pip elinespalte wieder. Abb. 3.8 zeigt ein typi-
sches Auslesebild des HELIX 128 b ei einer Auslesefrequenz von 500 kHz. Bei dem gezeigten
Bild handelt es sich um die Dierenz zwischen
Anal og O utD ummy
und
Anal og O ut
. An
Abbildung 3.8: Analoges Ausgangssignal b ei einer Auslesefrequenz von 500 kHz; auf 5 Kan
ale
wurde ein Signal von 24.000 Elektronen eingekopp elt (Einheit auf der Ordinate: 1 Abschnitt
^= 20mV)
dieser Auslesegur sind mehrere Charakteristikazu erkennen:
Abbildung 3.9: Vergr
oerter Ausschnitt aus der Auslesegur bei einer Auslesefrequenz von
500 kHz; die Breite eines Kanals entspricht 2
s (Einheit auf der Ordinate: 1 Abschnitt ^=
10mV)
Auf f
unf Kan
ale wurde ein Signal von 24.000 Elektronen eingekopp elt. Diese Kan
ale
sind deutlich erh
oht. Als durchschnittliche Verst
arkung von 5 Kan
alen wurde ein Wert
von (63
3)
mV
MIP
ermittelt. Der Fehler (Standardabweichung von 5 Kan
alen) kommt
im wesentlichen von der Streuung der Kopp elkapazit
aten. Die erwartete Variation
der Verst
arkung, die durch Prozevariationen auf dem Chip entsteht ist klein dagegen
(
0
;
1%) [15].
Die Dierenz zwischen dem h
ochsten und dem niedrigsten Wert der ungeb ondeten
Kan
ale b etr
agt 25mV. Es hat sich b eim Betrachten anderer Chips gezeigt, da dieser
Wert eine Ob ergrenze darstellt. Das heit die Variation der Osets
ub er den gesamten
Chip ist in der Regel kleiner. Die Variationen zwischen einzelnen b enachbarten Kan
alen
ist kleiner 3 mV.
An der rechten Seite der Auslesegur in Abb. 3.8 erkennt man drei neb eneinander-
liegende Kan
ale, die ein groes negatives Signal anzuzeigen scheinen. Diese Kan
ale
sind bei diesem getesteten Chip defekt. Sie zeigen auch keinerlei Ver
anderung b eim
Anlegen eines Testpulses.
Falls keine analogen Daten ausgegeb en werden, b etr
agt die Dierenz zwischen
Anal og O utD ummy
und
Anal og O ut
35 mV. Dieser Wert l
at sich jedo ch durch eine
Osetkomp ensation des Dierenzverst
arkers variieren.
Abb. 3.9 zeigt einen vergr
oerten Ausschnitt aus dem Auslesebild in Abb. 3.8. Man
erkennt die einzelnen Kan
ale, die getrennt sind durch ein kurzes Absinken der Aus-
gangsspannung. Dieses Absinken r
uhrt von der Entladung der gemeinsamen Leitung,
auf die die Signale der einzelnen Kan
ale gegeb en werden. Die gemeinsame Leitung
ist
ub er einen Widerstand mit Masse verbunden. In dem Zeitraum zwischen dem
Aufschalten zweier b enachbarter Kan
ale herrscht ein Zwischenzustand, b ei dem b eide
Schalter ge
onet sind. Dadurch sinkt das Potential kurzzeitig ab.
Abbildung 3.10: Auslesegur b ei einer
Rclk
-Frequenz von 20 MHz (Einheit auf der Ordinate:
1 Abschnitt ^= 20mV)
Abb. 3.10 zeigt einen Auslesebild mit einer
Rclk
-Frequenz von 20 MHz. Auch hier erkennt
man die deutlich angehob enen Kan
ale mit einem Signal von 1 MIP. In Abb. 3.11 sind vier
Kan
ale, von denen auf einen ein 1MIP-Puls eingekopp elt wurde, herausvergr
oert. Man
erkennt eine deutliche Plateaubildung auf dem angehob enen Kanal. Die Gesamtverst
arkung
des Chips b ei dieser Auslesefrequenz ist ist identisch mit der b ei niedrigen Frequenzen. Bei
der Aufnahme dieser Ausleseguren wurden f
ur die Biaseinstellungen die Standardwerte
verwendet. Der negative Spannungswert am Anfang und am Ende der Auslesegur kommt
von einem Zeitversatz der b eiden Signale
Anal og O ut
und
Anal og O utD ummy
. Aufgrund
von Laufzeitunterschieden im Multiplexer liegen die b eiden Signale nicht genau zum gleichen
Zeitpunkt am Ausgang des Chips an und es kommt bei der Dierenzbildung kurzzeitig zu
einem stark negativen Spannungswert.
Der Spannungswert der einzelnen Kan
ale des analogen Ausgangssignals sollte prop ortional
zu der in den Vorverst
arker eingekopp elten Ladung sein. Um die Linearit
at zu
ub erpr
ufen,
Abbildung 3.11: Ausschnitt aus der Auslesegur bei einer
Rclk
-Frequenz von 20 MHz; die
Breite eines Kanals entspricht 50ns (Einheit auf der Ordinate: 1 Abschnitt ^= 20mV)
wurden Signale im Bereich zwischen -10 MIP und +12 MIP auf die geb ondeten Kan
ale gege-
b en und der Mittelwert der Spannungs
anderung am Chipausgang
ub er drei Kan
ale gemessen.
Abb. 3.12 zeigt die Amplitude des analogen Ausgangssignals als Funktion der eingekopp elten
Ladung bei den Biaseinstellungen
I sha
= 120
A
und
vf s
=1
;
5
V
. Es zeigt sich bei diesen
Einstellungen im Bereich von -10 MIP bis +7 MIP keine Abweichung von der Prop ortiona-
lit
at. Dab ei wurde als Ob ergrenze eine Abweichung von 1% toleriert. Abb. 3.13 zeigt die
Messung mit einem Shap erstrom von 200
A
und der Biasspannung
vf s
=0
;
8
V
. Hier liegt
der Linearit
atsb ereich zwischen -10 MIP und +5 MIP.
Durch Verschieb en des Lesezeitpunktes der
Sclk
-Clo ck relativ zum eingekopp elten Signal
kann die korrekte Funktion der Auslesekette sowie des Vorverst
arkers
ub erpr
uft werden.
Dazu wird das Stufensignal, das
ub er die Kopp elkapazit
at auf den Vorverst
arkereingang gege-
b en wird, in 10 ns-Schritten relativ zur
Sclk
-Clo ckverschob en. Hiermit gibt das analoge Aus-
gangssignal je nach Lage von Eingangssignal zur Clo ckphase die Pulsform des Vorverst
arkers
wieder. Abb. 3.14 zeigt einen abgetasteten Puls. Dab ei ist der Mittelwert der Amplituden
von drei Kan
alen des analogen Ausgangssignals wiedergegeb en, aufgetragen gegen die rela-
tive Phase zur
Sclk
. Die Biaseinstellungen sind hier
I sha
=120
A und
vf s
= 0
;
8
V
. Ein
Vergleich der abgetasteten Kurve mit dem Ausgang des Testkanals zeigt die korrekte Funk-
tion der Auslesekette nach der analogen Eingangsstufe. Abb. 3.15 zeigt die gleiche Messung
mit den Biaseinstellungen
I sha
= 200
A
und
vf s
= 1
;
5
V
. Die
Sclk
war auf 10 MHz
eingestellt.
Abbildung 3.12: Amplitude des analogen
Ausgangssignals als Funktion der eingekop-
p elten Ladung bei den Biaseinstellungen
I sha
= 120
A; v f s
=1
;
5
V
Abbildung 3.13: Amplitude des analogen
Ausgangssignals als Funktion der eingekop-
p elten Ladung bei den Biaseinstellungen
I sha
= 200
A; v f s
=0
;
8
V
Abbildung 3.14: Abgetastetes Vorverst
arker-
signal bei den Biaseinstellungen
I sha
= 120
A; v f s
=1
;
5
V
Abbildung 3.15: Abgetastetes Vorverst
arker-
signal bei den Biaseinstellungen
I sha
= 200
A; v f s
=0
;
8
V
3.4 Testpuls
Die Funktion des Testpulses wurde
ub erpr
uft. Dazu wurde ein Stufenpuls zwischen -2V
und +2V auf das Testpulspad gegeb en. Das Triggersignal, das den Digitalteil veranlat das
Testpulssignal auszulesen, ist um die
Triggerlatency
verz
ogert. Abb. 3.16 zeigt die ersten
Abbildung 3.16: Ausschnitt aus dem analogen Ausgangssignal b ei angelegtem Testpuls
20 Kan
ale des analogen Ausgangsignals mit angelegtem Testpuls. Dab ei ist auf den ersten
Kanal ein Signal vom 2 MIP eingekopp elt, auf den zweiten 4 MIP, auf den dritten und vierten
-2 MIP b eziehungsweise -4 MIP und so fort (siehe Abb. 2.13). Mit Hilfe der Testpulsfunktion
lassen sich defekte Pip elinezellen o der defekte Kan
ale identizieren. In Abb. 3.17 erkennt
man b eispielsweise einen Kanal (Pfeil), der ein Signal von -2 MIP anzeigen sollte. Der Wert
dieses Signals ist bei angelegtem Testpuls unabh
angig von der Pip elinezelle. Es mu sich
somit um einen Defekt in der Verst
arkerkette handeln. Weitere Charakterisierungen wie
b eispielsweise die Homogenit
at der Pip eline o der die gesamte Ausb eute an funktionierenden
Chips sind das Ziel weiterer Tests.
Abbildung 3.17: Ausschnitt aus dem analogen Ausgangssignal b ei angelegtem Testpuls; der
Pfeil markiert einen defekten Kanal.
3.5 Rauschen
Die Rauschmessungen wurden mehrfach wiederholt, jeweils mit verb essertem Meaufbau.
Im wesentlichen wurden dab ei drei Eigenschaften des Messaufbaus optimiert:
Alle Versorgungsspannungen und Biasstr
ome wurden mehrfach mit Kapazit
aten ge-
blo ckt. Es hat sich gezeigt, da eine Spannung, die nicht abgeblo ckt ist eine geringe
Restwelligkeit b esitzt und damit ausreicht, die Rauschwerte zu erh
ohen.
Bei der Messung des Eigenrauschens des Verst
arkers, also ohne Einkopplung eines
Signals, wurden alle geb ondeten Eingangskan
ale mit Masse verbunden und hinter der
Kopp elkapazit
at auf Masse gelegt. Diese Manahme soll eine m
ogliche Einstreuung
ub er die Bonddr
ahte gering halten. Die Rauschwerte waren leicht erh
oht wenn die
Eing
ange des Chips nicht mit Masse verbunden waren.
Um die Einstreuung elektromagnetischer Wellen auf die Bonddr
ahte, den Chip selbst
o der sensitive Bereiche der Treib erplatine so gering wie m
oglichzu halten, wurde der
gesamte Testaufbau in einer kupferkaschierten Kiste untergebracht. Die Innenw
ande
dieser Kiste sind alle elektrisch miteinander verbunden und geerdet. Die Eigenrausch-
werte hab en sich durch diese Manahme nicht stark ge
andert, jedo ch wurde eine Er-
niedrigung der Gleichtaktauslenkung (
common mode
) b eobachtet.
Die Rauschwerte wurden durch Bestimmung der mittleren quadratischen Abweichung von
1000 Ereignissen ermittelt. Um die Gleichtaktauslenkung zu unterdr
ucken (
common mode
subtraction
), wurde von den einzelnen Ereignissen
j
der Mittelwert aller Kan
ale
x
j
gebildet.
Dieser wurde von den Werten der einzelnen Kan
ale eines Ereignisses abgezogen:
x
0
ij
=
x
ij
,
x
j
:
(3.1)
Die Werte
x
0
ij
b esitzen somit keinen gemeinsamen
common mode
und variieren nur mit
dem Rauschen des Verst
arkers. Der gemittelte Werte der einzelnen Kan
ale wird
ub er alle
Ereignisse b erechnet
x
0
i
=
1
1000
1000
X
j
=1
x
0
ij
(3.2)
und deren mittlere quadratische Abweichung
i
b estimmt. Diese ist das eigentliche Rauschen
des ausgelesenen Signals.
i
=
v
u
u
t
1
1000
,
1
1000
X
j
=1
(
x
0
ij
,
x
0
i
)
2
(3.3)
Um Variationen des Rauschens zwischen einzelnen Kan
alen zu eliminieren wird der Mittel-
wert aller ungeb ondeten und nicht au
alligen Kan
ale (das sind Kan
ale, die oensichtlich
defekt erscheinen) gebildet. Da die gemessenen Rauschwerte auf ADC-counts normiert sind,
mu in einer zweiten Messung ein Signal eingekopp elt werden, das zur Eichung des AD-
Wandlers b enutzt wird. Hierzu wurde ein Signal von 1
MIP
(
24
:
000
e
,
) auf die
gebondeten
Kan
ale eingekopp elt und die Rauschwerte nach Gleichung 2.3 b erechnet.
Der gr
ote Fehler in der Bestimmung des Rauschens entsteht durch die Ungenauigkeit der
Kapazit
aten der Kopp el- und Lastkondensatoren. Diese systematische Fehlerquelle wurde
durch Bestimmung der Kapazit
aten mit einem RLC-Meter (Fluke PM6306) minimiert. Vom
Hersteller des Ger
ates wurde ein Fehler von
<
2% f
ur die Kapazit
atsb estimmung angegeb en.
Um die Zunahme des Rauschens als Funktion der Lastkapazit
at zu b estimmen, wurden
drei Lastkapazit
aten nach Schaltung 3.3 angebracht. Dies hatte zur Folge, da die Rausch-
werte mit Lastkapazit
at nur von drei der sechs angeb ondeten Kan
alen b estimmt werden
konnte. Auch bei diesen Messungen wurde das Rauschen der kapazitiv b elasteten Kan
ale
ohne eingekopp eltes Signal gemessen, und anschliesend die Verst
arkung b estimmt, mit der
der Rauschwert von ADC-
counts
in Elektronen umgerechnet wurde.
Bei der Bestimmung der Steigung des Rauschens als Funktion der kapazitiven Last wurde
eine lineare Regression mit den Werten der b elasteten Kan
ale durchgef
uhrt und die er-
haltene Gerade so verschob en, da sie den Rauschwert der ungeb ondeten Kan
ale bei 0pF
durchst
ot. Der Grund daf
ur sind parasit
are Kapazit
aten, die aufgrund des Schaltungsauf-
baus den Verst
arker b elasten, deren Wert ab er nicht von vorne herein bekannt ist. Er kann
durch den Abstand zwischen der Rauschgerade, die die geb ondeten Kan
ale durchst
ot und
der verschob enen Gerade ermittelt werden. Beim Testaufbau f
ur den HELIX 128 wurde daf
ur
ein Wert von 1,13pF ermittelt. Da diese unabh
angig von der angebrachten Lastkapazit
at
sein sollten, b edingen sie eine Parallelverschiebung der Rauschfunktion. Diese parasit
aren
Kapazit
aten sind b ei den ungeb ondeten Kan
alen minimal, und man erh
alt mit den Werten
von diesen Kan
alen den korrekten
Oset
. Tab elle 3.1 zeigt die gemessenen Rauschwerte
in Abh
angigkeit von der Lastkapazit
at. Die Rauschwerte mit einer Lastkapazit
at
6
= 0pF
sind die Mittelwerte von drei geb ondeten Kan
alen (b ei dem Chip, der f
ur diese Messungen
verwendet wurde, war eine Lastkapazit
at mit dem Testkanal verbunden). Der Rauschwert
zur Lastkapazit
at 0pF ist der Mittelwert aller ungeb ondeten und unau
alligen Kan
ale. Zur
Berechnung wurden die Werte mit Last verwendet. Der Achsenabschnitt wurde nach unten
Lastkapazit
at gemessener Rauschwert korrigierter Rauschwert
0pF 405
e
,
-
1,5pF 601
e
,
515
e
,
5,3pF 897
e
,
811
e
,
6,5pF 1002
e
,
916
e
,
10,0pF 1250
e
,
1164
e
,
Tab elle 3.1: Rauschwerte des HELIX 128 als Funktion der Lastkapazit
at
Last Kanal 8 Kanal 88 Kanal 121
1,5pF 593
e
,
598
e
,
612
e
,
5,3pF 943
e
,
846
e
,
902
e
,
6,5pF 1118
e
,
908
e
,
980
e
,
10,0pF 1213
e
,
1252
e
,
1285
e
,
Steigung 74,8
e
,
=pF
76,2
e
,
=pF
78,8
e
,
=pF
Tab elle 3.2: Unkorrigierte Rauschwerte der einzelnen Kan
ale mit der jeweiligen Steigung
verschob en, was der Korrektur f
ur die parasit
aren Kapazit
aten entspricht. Die korrigierten
Rauschwerte sind eb enfalls der Tab elle zu entnehmen. In Tab elle 3.2 sind die gemessenen
Rauschwerte f
ur die drei einzelnen Kan
ale aufgef
uhrt. Die Abweichung der Steigungen der
Rauschwerte ist gering und zeigt, da der statistische Fehler nicht sehr gro ist.
Abb. 3.5 zeigt die Rauschwerte als Funktion der Lastkapazit
at. Es ergibt sich f
ur den
HELIX 128 mit dem Vorverst
arker HELIX 1.2 als Rauschfunktion
EN C
= 405
e
,
+76
e
,
pF
:
Im Vergleich mit einer Rechnung stellte sich heraus, da die Steigung dieser Rauschfunktion
h
oher als erwartet ist. Die Ursache f
ur die zu groe Steigung im Vergleich zu dem simulierten
Wert, der nur vom Rauschen des Vorverst
arkers herr
uhrt, sind die Schutzwiderst
ande hinter
den Eingangspads des Chips. Nach Gleichung 2.6 setzt sich das Gesamtrauschen aus dem
aquivalenten Rauschwiderstand
R
eq
des Eingangstransistors sowie dem in Serie geschalteten
Schutzwiderstand zusammen:
EN C
=0
;
96
C
t
e
q
v
u
u
t
4
kT
T
p
(
R
pr ot
+
R
eq
)
;
(3.4)
wob ei sich der
aquivalente Rauschwiderstand aus
R
eq
=
2
3
g
m
b erechnet. Dab ei ist
R
pr ot
der
Wert des Serienwiderstandes, der zwischen Eingangspad und Vorverst
arker geschaltet ist.
Setzt man in Gleichung 3.4 f
ur
R
pr ot
den Wert 324 ein, erh
alt man als b erechnete Steigung
des Rauschens 73,6
e
,
=pF
. Dieser Wert stimmt im Rahmen der Megenauigkeit mit dem
gemessenen Wert
ub erein.
Dieser dient zusammen mit den Schutzdio den dazu, den Vorverst
arker vor zu hohen Span-
nungen zu sch
utzen, die durch Gasentladungen bei den Mikrostreifengaskammern vorkom-
Abbildung 3.18: Rauschfunktion des HELIX 128
men k
onnen. Die Schutzwiderst
ande hab en jeweils einen Wert von 324. Um das eigentli-
che Rauschen des Vorverst
arkers b estimmen zu k
onnen, wurden die selb en Messungen am
HELIX 32, einer Vorg
angerversion des HELIX 128 ohne Schutzwiderst
ande durchgef
uhrt.
Dort ist im wesentlichen der gleiche Vorverst
arkertyp integriert und auch der
ubrige Ausle-
sepfad ist im wesentlichen identisch. Die Messungen wurden auf die gleiche Art wie b eim
HELIX 128 durchgef
uhrt, eb enso die Auswertung. Tab elle 3.3 enth
alt die gemessenen sowie
Lastkapazit
at gemessener Rauschwert korrigierter Rauschwert
0pF 365
e
,
-
1,8pF 563
e
,
466
e
,
3,3pF 723
e
,
626
e
,
10,0pF 929
e
,
832
e
,
22,0pF 1682
e
,
1585
e
,
Tab elle 3.3: Rauschwerte des HELIX 32 als Funktion der Lastkapazit
at
die korrigierten Werte, Abb. 3.19 den zugeh
origen Graphen. Lineare Regression liefert f
ur
den HELIX 32 mit dem Verst
arker HELIX 2.0 als Rauschfunktion
EN C
= 365
e
,
+52
e
,
pF
:
Dieser Wert stimmt mit dem b erechneten Ergebnis (51
e
,
=pF
)
ub erein [10].
Abbildung 3.19: Rauschfunktion des HELIX 32
3.6 Messungen zur Pip elinehomogenit
at
Mit einem automatisierten Meprogramm, das alle Pip elinespalten nacheinander ausliest
wurde die Variation der Kapazit
aten innerhalb der Pip eline abgesch
atzt. Dazu wurde mit
Hilfe der der grasch orientierten Steuersoftware VEE (Visual Engineering Enviroment) von
HP die Testvektoren des Chiptesters so mo diziert, da alle Pip elinespalten nacheinander
b eschrieb en und mit dem Siro cco ausgelesen werden. Es wurden aus jeder Pip elinespalte
1000 Ereignisse ohne Signaleinkopplung ausgelesen, sowie mit Hilfe des Testpulsgenerators
1000 Ereignisse mit Signaleinkopplung [14]. Um eine Absch
atzung f
ur die Schwankung der
Kapazit
atswerte in der Pip eline zu erhalten, wurde die Standardabweichung der Werte aller
Pip elinezellen eines festen Kanals b estimmt. Abb. 3.20 zeigt die Mittelwerte von 1000 Ereig-
nissen eines festen Kanals als Funktion von der Pip elinezelle bei angelegtem Testpuls. Die
y-Achse ist in ADC-Werten dargestellt, eine Eichung wurde durch eine Auslesesequenz ohne
angelegten Testpuls durchgef
uhrt. Als Eichwert ergibt sich 1ADC ^=0
;
37
mV
. Mit einer Stan-
dardabweichung von 0,88ADC ergibt sich eine Variation des Ausgangssignal von 0,33mV.
Dies entspricht b ei einem eingekopp elten Signal von 2MIP (Kanal 30) einer relativen Varia-
tion von 0,26%. Dieser Wert ist mit der vom Chiphersteller angegeb enen zu erwartenden
Variation von 0,16% [15] zu vergleichen. Der vom Hersteller genannte Wert ist abh
angig
von der Gr
oe der Kapazit
at und gilt nur f
ur eine sp ezizierte Umgebung. Daher ist die
Ub ereinstimmung gr
oenordnungsm
aig richtig.
Die Anzahl der Pip elinezellen, deren ausgelesener Wert mehr als 2ADC vom Mittelwert
eines Kanals abweicht, wurde b estimmt. Diese Zellen zeichnen sich durch eine kleinere be-
496
498
500
502
504
506
508
510
0 20 40 60 80 100 120
ADC-Wert
Pipelinespalte
Abbildung 3.20: Normierte Auslesewerte eines festen Kanals (Nr. 30)
ub er alle Pip elinezellen,
2 Pip elinezellen b esitzen eine Kapazit
at, die mehr als 2ADC vom Mittelwert abweicht; die
Ordinate ist in ADC geeicht (170
AD C
^=1MIP)
ziehungsweise gr
oere Kapazit
at aus als nominell vorgegeb en. Bei dem f
ur diese Messung
verwendeten Chip wurden 86 Pip elinezellen mit einer Abweichung des darin geschrieb enen
Signals von mehr als 2ADC b estimmt. Dab ei wurden 5 oensichtlich defekte Kan
ale nicht
ber
ucksichtigt. Daher b etr
agt der relativeAnteil von Pip elinezellen mit abweichend erschei-
nender Verst
arkung
86
128
123
=0
;
5%.
3.7 Testkanal
Der Testkanal des HELIX 128 b esteht aus dem Vorverst
arker, dem Pulsformer, dem
Levels-
hifter
sowie dem Treib er. Er erlaubt somit, die Funktion des Verst
arkers ohne die restliche
Auslesekette zu untersuchen. Da die Eigenschaften dieses Verst
arkertyps schon genau unter-
sucht sind, wurde hier nur ein reiner Funktionstest durchgef
uhrt. Die Abb. 3.21, Abb. 3.22,
Abb. 3.23 sowie Abb. 3.24 zeigen jeweils eine Schar von Pulsen, bei denen ein Parame-
ter ver
andert wurde. Die
ubrigen Parameter wurden bei den Standardeinstellungen b elas-
sen. Man erkennt somit die Ver
anderung der Pulsform als Funktion der Parameter, die die
Pulsform am st
arksten variieren. N
ahere Untersuchungen zum Verst
arker ndet man zum
Beispiel in [7].
Abbildung 3.21: Pulsform der analogen Eingangsstufe nach dem Ausgangstreib er als Funk-
tion des Biasstroms
Ipre
:
Ipre
=50
A; 100
A; 150
A; 200
A. Der kleinste Biasstrom ent-
spricht der Pulsform mit der kleinsten Amplitude.
Abbildung 3.22: Pulsform der analogen Eingangsstufe nach dem Ausgangstreib er als Funk-
tion der Biasspannung
vf p
:
vf p
=1,0V; 0,5V; 0,0V; -0,3V. Die kleinste Biasspannug ent-
spricht der Pulsform mit dem kleinsten Unterschwinger
Abbildung 3.23: Pulsform der analogen Eingangsstufe nach dem Ausgangstreib er als Funk-
tion des Biasstroms
I sha
:
I sha
=80
A; 120
A; 200
A; 300
A. Der gr
ote Biasstrom ent-
spricht der Pulsform mit dem kleinsten Unterschwinger.
Abbildung 3.24: Pulsform der analogen Eingangsstufe nach dem Ausgangstreib er als Funk-
tion der Biasspannung
vf s
:
vf s
=1,5V; 0,8V; 0,5V; 0,2V. Die kleinste Biasspannung ent-
spricht der l
angsten Pulsform.
3.8 Leistungsaufnahme
Die Leistungsaufnahme des HELIX 128 ist eine wichtige Gr
oe, um den Aufwand f
ur die
K
uhlung des Chips im Vakuum absch
atzen zu k
onnen. Die elektrische Leistung, die der
Chip f
ur seinen Betrieb b en
otigt, wird zum einen durch die Gr
oe der Biasstr
ome b estimmt,
zum anderen durch die Taktfrequenz des Digitalteils. Die Str
ome, die
ub er die einzelnen
Versorgungsspannungen ab- b eziehungsweise zuieen, wurden sp eparat gemessen, um den
Einu des Strommeger
ates gering zu halten. Dazu wurde die Zuleitung der Spannungsver-
sorgungen aufgetrennt und ein Strommeger
at (Philips PM2525) in Reihe geschaltet. Der
Einu des Meger
ates auf die Funktionalit
at war gering, was durch die parallele Kontrolle
des analogen Ausgangssignales sowie des Ausgangs des Testkanals b eobachtet wurde. Beide
Signale hab en sich nur geringf
ugig ge
andert. F
ur die Interpretation der gemessenen Str
ome
und die Berechnung der Leistung ist es notwendig zu wissen,
ub er welche Spannungsquellen
die Str
ome zu- und abieen. Abb. 3.25 zeigt dies an. Die Versorgungsspannungen
v ssa
,
-1,5V
vdda gnd vddpa vdddvddbuff
vssa vsspa vssdvssbuff vdcl
+2V+2V 0V +2V +2V
-2V -2V -2V-2V
Abbildung 3.25: Schema der Stromrichtungen im HELIX 128
v sspa
,
v ssd
und
vssbu
auf dem Chip untereinander verbunden sind. Gleichzeitig iet ein
Teil des Stromes, der
ub er
v ddpa
in den Chip hineiniet, auch
ub er
v dcl
sowie
ub er
vssbu
ab. Tab elle 3.4 zeigt die gemessenen sowie die simulierten Werte der analogen Spannungs-
versorgungen
1
. Es ist auch aus der Simulation zu erwarten (
<
0
;
05
mA
) [10], da er keinen
Einu auf die Leistungsbilanz des gesamten Chips hat. Der Strom
I
vss
ist die Summe
der Str
ome
I
v ssa
,
I
v sspa
und
I
v ssbuf f
. Der Wert f
ur
I
vss
wurde bei zwei verschiedenen
Sha-
per
stromeinstellungen gemessen. Alle
ubrigen Werte wurden b ei den Standardeinstellungen
ermittelt. Der f
ur den Digitalteil b en
otigte Strom wurde als Funktion der
Sclk
- b eziehungs-
weise der
Rclk
-Frequenzen b estimmt. Es wird erwartet, da ein linearer Zusammenhang
zwischen der Taktfrequenz und der Leistungsaufnahme mit einem
Oset
b ei abgeschalteten
Clocks
b esteht. Dies hat sich b est
atigt. Tab elle 3.5 zeigt die Str
omst
arken, die
ub er die
1
Der Strom, der
ub er
v ddp
b eziehungsweise
v ssp
(Anschl
usse der Schutzdio den) iet, war nicht mebar
Bezeichnung
I
g emessen
I
simulier t
I(vdda) Vorverst
arker 16.5 mA 19,2 mA
I(vddpa) Pip elineverst
arker 6,0 mA 5,1 mA
I(vddbu ) Ausgangstreib er 11,3 mA 10,8 mA
I(vss) 80,4 mA 75,8 mA (
ISHA
= 120
A
)
90,0 mA 86,1 mA (
ISHA
= 200
A
)
I(dcl) Kontrollspannung des 2,9 mA 1,3 mA
Pip elineverst
arkers
Tab elle 3.4: Str
ome des Analogteils b ei den Standardeinstellungen nach Tab. 2.1
Sclk
-Frequenz
I
v ddd
0 MHz 5,8 mA
5 MHz 6,3 mA
10 MHz 7,4 mA
20 MHz 9,0 mA
Tab elle 3.5: Str
ome des Digitalteils (hier hat
Rclk
die dopp elte Frequenz von
Sclk
)
Versorgungsspannung des Digitalteils
v ddd
zuieen. Bei diesen Werten wurde
Rclk
auf den
dopp elten Wert von
Sclk
eingestellt.
Die Leistungsaufnahme des gesamten Chips wurde mit den gemessenen Str
omen b erech-
net. Tab elle 3.6 zeigt die Werte aufgeschl
usselt nach den verschiedenen Funktionselementen
des Chips. Die Werte b eziehen sich auf eine
Sclk
-Frequenz von 10 MHz sowie eine
Rclk
-
Frequenz von 20 MHz, sowie die Standardbiaseinstellungen. Dies entspricht realistischen
Betriebsb edingungen. F
ur den gesamten Chip erh
alt man somit eine Leistungsaufnahme von
1,8mW/Kanal b ei einem Shap erstrom von 120
A
, b eziehungsweise von 2,0mW/Kanal b ei ei-
nem Shap erstrom von 200
A
. Die gemessenen Werte sind mit den simulierten Stromst
arken
zu vergleichen. Die Abweichungen kommen von den Ungenauigkeiten in der Einstellung
der Biasstr
ome, von den Variationen der FET-Kenngr
oen, die sich auf die Genauigkeit
Funktion Leistungsaufnahme
Digitalteil 29,6 mW
Vorverst
arker 140,4 mW (
ISHA
= 120
A
)
169,4 mW (
ISHA
= 200
A
)
Pip elineverst
arker 13,9 mW
Ausgangstreib er 45,2 mW
Summe 229,1 mW (
ISHA
= 120
A
)
258,1 mW (
ISHA
= 200
A
)
Tab elle 3.6: Leistungsaufnahme des HELIX 128 b ei
Sclk
=10MHz und
Rclk
=20MHz
der Stromspiegel auswirken, sowie von dem Spannungsabfall
ub er dem Innenwiderstand des
Messger
ates.
3.9 Tests von ungeb ondeten Chips
Um einen Eindruck
ub er die Ausb eute der auf einem Wafer gefertigten Chips zu erhalten,
wurden mehrere ungeb ondete Chips mit einer Nadelkarte qualitativ auf ihre Funktionsf
ahig-
keit hin untersucht. Die Nadelkarte greift alle Kontrollpads auer den Komparatorausg
angen
ab und wird
ub er Flachbandkab el mit dem Mutterb oard verbunden. Dadurch wird auch das
analoge Ausgangssignal wie b ei den
ubrigen Tests auf dem Mutterb oard verst
arkt und kann
am Oszilloskop b etrachtet werden. Durch die unabgeschirmten Nadeln und durch
Ub erkreu-
zungen von analogen Signalleitungen mit digitalen Signalleitungen kommt es zu sehr starkem
Ub ersprechen auf das analoge Ausgangssignal. Dies hat sich zum einen in mehr o der weniger
deutlichen
Peaks
auf der analogen Auslesegur gezeigt, sowie in einer starken Erh
ohung der
Gleichtaktauslenkung. Aus diesem Grund wurden die Tests mit der Nadelkarte nur b ei einer
Sclk
-Frequenz von 250kHz b eziehungsweise einer
Rclk
-Frequenz von 500kHz durchgef
uhrt.
Es wurde jeweils eine denierte Pip elinespalte ausgelesen. Mit der
Average
-Funktion des
Oszilloskops wurde der
common mode
so weit unterdr
uckt, da die Funktionsf
ahigkeit des
Chips b eurteilt werden konnte. Die Funktion des Digitalteils wurde mit dem Chiptester
ub erpr
uft.
Insgesamt wurden 25 Chips mit der Nadelkarte untersucht. Diese wurden in verschiedene
Klassen eingeteilt, abh
angig von der Zahl der funktionierenden Komp onenten. Dab ei stellte
sich die Verteilung nach Tab elle 3.7 heraus.
Anzahl Art der Funktionalt
at
10 Digitalteil voll funktionsf
ahig; nach Augenschein keine defekten Kan
ale
10 Digitalteil voll funktionsf
ahig; 1{10 Kan
ale defekt
1 Digitalteil voll funktionsf
ahig; mehr als 10 Kan
ale defekt
1 Digitalteil voll funktionsf
ahig; kein analoges Ausgangssignal b eobachtet
3 weder Digitalteil no ch analoges Ausgangssignal funktionsf
ahig
Tab elle 3.7: Klassizierung der mit der Nadelkarte getesteten Chips
3.10 Komparatoren
Die Charakterisierung der Komparatoren auf dem getesteten HELIX 128 wurde nur qualita-
tiv durchgef
uhrt. Dazu wurden die f
ur den Betrieb der Komparatoren notwendigen b eiden
Taktfrequenzen
sampl e
und
sampl e
an den Chip angelegt und der Ausgang der Kompara-
toren in Abh
angigkeit von den eingekopp elten Signalen und der Komparatorschwelle
V
ref
be-
obachtet. Zuerst wurde die relative Phasenlage der b eiden
Clocks
untereinander und relativ
zu dem eingekopp elten Ladungspuls so variiert, da b ei einem konstanten Wert der Referenz-
spannung eine maximale Triggerrate erreicht wurde. Abb. 3.26 zeigt das Tastverh
altnis von
sampl e
und
sampl e
sowie deren Phasenlage zur
Sclk
, zum eingekopp elten Signal sowie zu
trigOUT
SCLK
signal
sample*
sample
155
1005015 200-5-10 70 t[ns]
Abbildung 3.26: Relative Phasenlage der Taktfrequenzen des Komparators zum eingekop-
p elten Ladungspuls sowie zum Ausgang des Komparators. Die Biasstr
ome und -spannungen
des Verst
arkers sind auf die Standardwerte eingestellt.
dem ausgegeb enen Triggersignal. Mit diesen Einstellungen wurden alle weiteren Messungen
durchgef
uhrt. Eine sehr wichtige Gr
oe, die die Ezienz der Komparatoren qualiziert, ist
die Fehltriggerrate in Abh
angigkeit von der Komparatorschwelle. Die Fehltriggerrate wird
durch das Rauschen des Verst
arkers verursacht. Sie wird h
oher, je geringer der Abstand
zwischen der Referenzspannung und dem zu vergleichenden Signal ist. Die Messung dieser
Fehltriggerrate war jedo ch nichtm
oglich. Dies lag an der Totzeit des Komparators von zwei
Taktzyklen, die nach jedem ausgegeb enen Triggersignal auftrat.
F
ur den Test wurde ein Komparatorausgang gew
ahlt, b ei dem auf einem der vier durch ein lo-
gisches
\Oder"
verbundenen Kan
ale ein Signal gegeb en wurde. Die Referenzspannung wurde
so eingestellt, da sie gro ist, wie die Ausgangsspannung des Verst
arkers. Damit sollte, b e-
dingt durch das Rauschen des Verst
arkers, die Triggerrate maximal sein, das heit, die zu
vergleichende Ausgangsspannung der Treib erstufe sollte statistischverteilt gr
oer o der klei-
ner als die Referenzspannung sein. In Abb. 3.27 ist der Ausgang eines Komparators b ei maxi-
maler Triggerrate dargestellt, b ei dem auf einem der vier verbundenen Kan
ale ein Signal von
2MIP eingekopp elt ist. Die Komparatorschwelle ist dab ei auf
V comp
=
,
340
mV
eingestellt.
Man erkennt deutlichTaktzyklen, w
ahrend denen der Triggerausgang auf logisch 1 liegt, die
gefolgt sind von zwei Taktzyklen, die auf logisch 0 liegen. Diese Totzeit von zwei Taktzy-
klen machte es unm
oglich, die genaue Fehltriggerrate als Funktion der Komparatorschwelle
zu b estimmen, da das Maximum der Triggerrate nicht festgestellt werden kann. Abb. 3.28
zeigt die Triggerrate eines Komparatorausgangs als Funktion der Komparatorschwelle. Es
wurde ein Signal von 2MIP in einen der auf diesen Komparatorausgang verbundenen Kan
ale
eingekopp elt. Die Komparatorschwelle wurde im Bereich des Verst
arkerausgangs variiert.
Man erkennt bei einem Drittel der Taktfrequenz von 10MHz eine Plateaubildung, die von
der Begrenzung der Triggerate aufgrund der Totzeit herr
uhrt. Die Totzeit trat b ei niedrigen
Komparatortaktfrequenzen (1MHz) nicht auf. Es ist geplant, b ei einer Folgesubmission den
Komparator auf dem HELIX 128 durch einen Dierenzverst
arker zu realisieren.
Abbildung 3.27: Ausgang eines Komparators b ei maximaler Triggerrate
Abbildung 3.28: Triggerrate als Funktion der Komparatorschwelle b ei einem eingekopp elten
Signal von 2MIP
Kapitel 4
Zusammenfassung und Ausblick
Zusammenfassend l
at sich sagen, da der HELIX 128 in der hier vorgestellten Version bis
auf den Komparatorteil die an ihn gestellten Erwartungen erf
ullt hat. Der Chip ist in der
Lage, eingekopp elte Ladungspulse rauscharm zu verst
arken, diese bis zu 123 Taktzyklen zwi-
schenzusp eichern und mit einer Auslesefrequenz von 20MHz seriell auszugeb en. Das durch
die Schutzwiderst
ande erh
ohte Rauschen des Ausgangssignals wurde dab ei in Kauf genom-
men. Weitere Charakterisierungen sind Tests der Strahlenh
arte des Chips sowie Systemtests
mit angeb ondeten Detektoren. Die wichtigsten gemessenen Eigenschaften des HELIX 128
sind in Tab elle 4.1 zusammenfassend aufgef
uhrt.
Leistungsaufnahme 230mW ( ^= 1,8 mW/Kanal)
Rauschen 405
e
,
+ 76
e
,
/pF
Gesamtverst
arkung 63 mV/MIP
Linearit
at (Abweichung
<
1%) -10MIP bis +7MIP
Variation der Pip elinekapazit
aten
<
0,26%
Tab elle 4.1: Zusammenfassung der wichtigsten gemessenen Eigenschaften (die Werte gelten
f
ur die Standardeinstellungen nach Tab. 2.1
In der Nachfolgeversion des HELIX 128 werden verschiedene Neuerungen implementiert. Die
wesentlichen Ver
anderungen werden hier kurz aufgelistet:
Der Steuer- und Kontrollchip SUFIX [22], der die Biasstr
ome und -spannungen f
ur den
HELIX generiert, die
Triggerlatency
einstellt sowie die Funktion des HELIX-Chips
ub erwacht, wird auf dem HELIX 128 integriert. Dies hat den Vorteil, da m
ogli-
che Bondprobleme an der Schnittstelle HELIX/SUFIX entfallen. Ein Nachteil ist die
geringere Ausb eute an funktionsf
ahigen Chips, da die Wahrscheinlichkeit, da Funkti-
onsfehler durch Prozeschwankungen auftreten b ei einem gr
oeren Chip h
oher ist (Die
Nachfolgeversion hat eine um ca. 10% gr
oere Fl
ache).
Die Gr
oe des
Multieventbuers
wird von vier auf acht erh
oht. Diese Anforderung
wurde durch das HERA-B Exp eriment gestellt, da die erwartete FLT-Triggerrate
100kHz b etr
agt. Die Ver
anderung auf dem Chip wirkt sich nur auf die Kontrollogik
aus, in der die Anzahl an Registern von vier auf acht erh
oht wird.
54
Es wird eine neue, verb esserte Version des Verst
arkers eingebaut. Diese tr
agt die
Versionsnummer HELIX 2.1 und zeichnet sich durch niedrigeres Rauschen und k
urzere
Pulsformzeit aus.
Die maximal m
ogliche Auslesefrequenz wird auf 40MHz erh
oht werden. Diese wird
durch eine Hintereinanderschaltung von zwei Multiplexern erreicht. Die erste Stufe
b esteht aus vier Multiplexern, die jeweils 32 Kan
ale mit einer Taktfrequenz von 10MHz
ausgeb en und einem Multiplexer, der diese vier Signale mit einer Taktfrequenz von
40MHz nacheinander ausgibt.
Mit jeder Auslesegur wird die Nummer der ausgelesenen Pip elinespalte als Anhang
an das analoge Ausgangssignal ausgegeb en werden.
Der Komparator wird durch einen Dierenzverst
arker realisiert werden.
Der Ausgangstreib er wird durch einen schnellen, leistungsarmen Strombuer ersetzt
werden.
Es wird m
oglich sein, mehrere Chips im
Daisy chained mode
zu b etreib en. Dab ei
werden mehrere Chips miteinander verbunden und geb en ihre analogen Signale nach-
einander aus. Dies wird durch Weitergab e eines
Tokens
gesteuert.
Anhang A
Steuersignale des HELIX 128
In diesem Abschnitt werden die zum Betrieb des HELIX 128 notwendigen Steuer- und Aus-
gangssignale aufgef
uhrt. Die digitalen Signale sollten dierentiell zugef
uhrt werden, um ein
Ub ersprechen auf andere Teile des Chips zu vermeiden. Die logischen Signale sind CMOS-
kompatib el, das heit logisch0entspricht
,
2
V
und logisch1 entspricht +2
V
.
Bezeichnung Typ Beschreibung
Rclk
Digitaler Eingang Auslesetaktfrequenz; diese Frequenz gibt die
Ausgab egeschwindigkeit des Multiplexers an.
Der nominelle Wert b etr
agt 20MHz.
Sclk
Digitaler Eingang Betriebsfrequenz des Chips; Diese Taktfrequenz
b estimmt den Auslesezeitpunkt der analogen
Eingangstufe, es wird zur fallenden Flanke der
Wert, der am
Buer
anliegt in die Pip eline-
kapazit
at geschrieb en. Eb enso werden alle di-
gitalen Signale auf die fallende Flanke der
Sclk
synchronisiert. Der nominelle Wert b etr
agt
10,4MHz, was der
Bunchcrossingfrequenz
von
HERA entspricht.
analogOut
Analoger Ausgang Die Ausgab e der 128 Kan
ale geschieht
ub er die-
sen Ausgang. Mit der Auslesefrequenz werden
zur eingekopp elten Ladung prop ortionale Span-
nungen zeitlich hintereinander ausgegeb en.
analogOutDummy
Analoger Ausgang durgef
uhrter Zusatzkanal; im normalen Betrieb
wird dieses Signal von
analogOut
abgezogen um
die Gleichtaktauslenkung zu unterdr
ucken.
dataValid
Digitaler Ausgang Dieses Signal zeigt die Ausgab e von analogen
Daten an; es ist auf logisch1w
ahrend die Werte
der 128 Kan
ale ausgegeb en werden
Tab elle A.1: Steuersignale des HELIX 128
56
Bezeichnung Typ Beschreibung
fifoFull
Digitaler Ausgang Dieses Signal ist auf logisch 1 falls der
multi
event buer
keine weiteren Signale mehr zwi-
schensp eichern kann. Weitere Trigger werden
dann ignoriert.
notReset
Digitaler Eingang Mit diesem Signal wird der Schreibzeiger auf die
Spalte null gesetzt, falls es auf logisch1 ist.
notTReset
Digitaler Eingang Mit diesem Signal wird der Triggerzeiger auf die
Spalte null gesetzt, falls es auf logisch 1 ist. Mit
den b eiden Signalen
notReset
und
notTReset
wird die Zwischensp eicherzeit (
Triggerlatency
)
eingestellt.
trigIn
Digitaler Eingang Dieses Signal markiert ein Ereignis, das aus-
gelsen werden soll. Falls es auf logisch 1 eins
w
ahrend einer fallenden Flanke der
Sclk
liegt,
wird die Pip elinespalte ausgelesen, auf die der
Triggerzeiger zeigt.
transmitEnable
Digitaler Eingang Mit diesem Signal kann die Ausgab e von analo-
gen Daten angehalten werden. Es wird auf die
fallenden Flanken der
Rclk
synchronisiert und
h
alt die Ausgab e an, falls es auf logisch 0 liegt.
trigMon
Digitaler Ausgang Dieses Signal zeigt den Durchgang des Schreib-
zeigers durch die nullte Pip elinespalte an und
dient zu Kontrollzwecken
writeMon
Digitaler Ausgang Dieses Signal zeigt den Durchgang des Lese-
zeigers durch die nullte Pip elinespalte an und
dient zu Kontrollzwecken
Tab elle A.2: Steuersignale des HELIX 128
Anhang B
Padlayout
Abb. B.1 zeigt eine
Ub ersicht und die Bemaung der Eingangs- und Versorgungspads des
HELIX 128. Die Eingangspads sind jeweils zweifach pro Kanal ausgef
uhrt und miteinander
verbunden um b ei eventuell auftretenden Bondproblemen ein alternatives Pad verwenden zu
k
onnen. Die zu den Pads geh
orenden Signale sind in Tab elle B.3 aufgef
uhrt. Die Durch-
nummerierung l
auft dab ei im Uhrzeigersinn und b eginnt mit den Pads rechts ob en (nach
Abb. B.1).
58
µ
6196
3345
13180
Padabstand: 140
157
6037
Padabstand: 41.4
41.4
Padabstand: 130
8062.7
667.7
3067.7
4032.7
667.7
13000.9
524.9
Padgröße: 105.2 x 44.8
Padgröße: 85 x 85
Abstand der Pads: 200
Padgröße: 86 x 86
Alle Abstände von Padmitte zu Padmitte in m
Padabstand: 200
Padgröße: 86 x 86
Abbildung B.1: Padlayout des HELIX 128
Signal Pad Richtung Beschreibung
vssp
1, 2 (rechts) Eingang Spannungsversorgung der Schutzdio den; wird
an {2V angeschlossen
vddp
3, 4 Eingang Spannungsversorgung der Schutzdio den; wird
an +2V angeschlossen
gnda
5, 6 Eingang Spannungsversorgung der analogen Eingangs-
stufe, wird an 0V angeschlossen
vssa
7, 8 Eingang Spannungsversorgung der analogen Eingangs-
stufe, wird an {2V angeschlossen
vdda
9, 10 Eingang Spannungsversorgung der analogen Eingangs-
stufe, wird an +2V angeschlossen
testOut
11 Ausgang Ausgangspad des Testkanals; dient nur zu
Testzwecken
notTP
12 (unten) Eingang Invertierter Testpulseingang
TP
13 Eingang Testpulseingang
Ipre
14 Eingang Vorverst
arker Biasstrom; nomineller Wert
200
A
Isha
15 Eingang Pulsformer Biasstrom; nomineller Wert 120
A
Ilev
16 Eingang
Levelshifter
Biasstrom; nomineller Wert {3
A
Ibuf
17 Eingang Treib erstufenbiasstrom; nomineller Wert 100
A
Ipipe
18 Eingang Pip elineverst
arker Biasstrom; nomineller Wert
{20
A
Isf
19 Eingang Biasstrom des Sourcefolgers des Multiplexers;
nomineller Wert 20
A
Idrv
20 Eingang Biasstrom des Ausgangstreib ers; nomineller
Wert 300
A
Vfp
21 Eingang Biasspannung
der Vorverst
arkerr
uckkopp elkapazit
at; nomi-
neller Wert 0V; Eingangswiderstand=
1
Vfs
22 Eingang Biasspannung
der Pulsformerr
uckkopp elkapazit
at; nomineller
Wert 1,5V; Eingangswiderstand=
1
Vcomp
23 Eingang Referenzspannung des Komparators
Vcapc
24 NC ohne Funktion
Vdcl
25 Eingang R
ucksetzspannung des Pip elineverst
arkers; no-
mineller Wert {1,5V; aufgrund der niedrigen
Eingangsimp edanz von
Z
in
10 sollte dieser
Eingang mit einer Kapazit
at geblo ckt werden
Vd
26 Eingang Kontrollspannung des Pip elineverst
arkers; no-
mineller Wert {650mV; aufgrund der niedrigen
Eingangsimp edanz von
Z
in
10 sollte dieser
Eingang mit einer Kapazit
at geblo ckt werden
Tab elle B.1: Beschreibung der HELIX 128-Pads. Die Nummerierung b eginnt rechts ob en
(siehe Abb. B.1) und geht im Uhrzeigersinn
Signal Pad Richtung Beschreibung
analogOutDummy
27 Ausgang Ausgang des
Dummy
-Kanals, der zur Reduk-
tion der Gleichtaktauslenkung von
analogOut
abgezogen werden sollte
analogOut
28 Ausgang Analoger Ausgang des Multiplexers
vddpa
29, 30 Eingang Spannungsversorgung des Pip elineverst
arkers;
wird an +2V angeschlossen
vsspa
31, 32 Eingang Spannungsversorgung des Pip elineverst
arkers;
wird an {2V angeschlossen
vddbuf
33, 34 Eingang Spannungsversorgung des Ausgangstreib ers;
wird an +2V angeschlossen
vssbuf
35, 36 Eingang Spannungsversorgung des Ausgangstreib ers;
wird an {2V angeschlossen
vddd
37, 38 Eingang Spannungsversorgung des Digitalteils; wird an
+2V angeschlossen
vssd
39, 40 Eingang Spannungsversorgung des Digitalteils; wird an
{2V angeschlossen
notTRESET
41 Eingang R
ucksetzsignal des Triggerzeigers
notRESET
42 Eingang R
ucksetzsignal des Lesezeigers
notTrigIn
43 Eingang Invertiertes Triggersignal (zur Reduzierung des
Ub ersprechens
trigIn
44 Eingang Triggersignal
notWriteMon
45 Ausgang Invertiertes
writeMon
-Signal
writeMon
46 Ausgang Dieses Signal liegt auf logisch1w
ahrend die er-
ste Pip elinespalte b eschrieb en wird und dient
nur zu Kontrollzwecken
notTrigMon
47 Ausgang Invertiertes
trigMon
-Signal
trigMon
48 Ausgang Dieses Signal liegt auf logisch1w
ahrend die er-
ste Pip elinespalte ausgelesen wird und dientnur
zu Kontrollzwecken
notdataValid
49 Ausgang Invertiertes
dataValid
-Signal
dataValid
50 Ausgang Dieses Signal liegt w
ahrend der Ausgab e der 128
Kan
ale durch den Multiplexer auf logisch1
notSCLK
51 Eingang Invertiertes
SCLK
-Signal
SCLK
52 Eingang
Sampleclock
des Digitalteils; auf die fallende
Flanke werden alle digitalen Signale synchro-
nisiert sowie das verst
arkte Eingangssignal in
die Pip elinezelle geschrieb en; nomineller Wert
10MHz
notRCLK
53 Eingang Invertiertes
RCLK
-Signal
RCLK
54 Eingang Auslesetaktfrequenz des Multiplexers; nominel-
ler Wert 20MHz
fifoFull
55 (links) Ausgang Dieses Signal ist auf logisch 1 wenn der
Multi-
Eventbuer
voll ist; weitere Triggersignale wer-
den verworfen
Tab elle B.2: Beschreibung der HELIX 128-Pads. Die Nummerierung b eginnt rechts ob en
(siehe Abb. B.1) und geht im Uhrzeigersinn
Signal Pad Richtung Beschreibung
transmitEnable
56 Eingang Mit diesem Signal l
at sich der Multiplexer
ein- und ausschalten; liegt
transmitEnable
auf logisch 0, h
alt der Multiplexer die Aus-
gab e der analogen Daten an
muxTokenOut
57 Ausgang vorgesehen f
ur den
Daisy Chain mode
,keine
Funktion
muxTokenIn
58 Eingang vorgesehen f
ur den
Daisy Chain mode
,keine
Funktion
muxDisable
59 Eingang falls dieses Signal auf logisch 1 liegt, wird der
Multiplexer angehalten und gibt den Wert
des jeweiligen Kanals aus
vddcomp
60 Eingang Spannungsversorgung des Komparators;
wird an +2V angeschlossen; falls der Kom-
parator nicht ben
utzt wird kann dieses Pad
frei gelassen werden
vsscomp
61 Eingang Spannungsversorgung
des Komparators; wird an {2V angeschlos-
sen; falls der Komparator nichtben
utzt wird
kann dieses Pad frei gelassen werden
or<0:32>
62..93 Ausgang logisches
oder
von jeweils vier Komparator-
ausg
angen
sampleBar
94 Eingang Invertiertes
sample
-Clo ck Signal des
Komparators
sample
95 Eingang Betriebstakt des Komparators (siehe Kap.
2.6)
sample*
96 Eingang Betriebstakt des Komparators (siehe Kap.
2.6)
sample*Bar
97 Eingang Invertiertes
sample*
-Clo ck Signal des
Komparators
Vcomp
98 Eingang Referenzspannung des Komparators
vdda
99, 100 Eingang Spannungsversorgung der analogen
Eingangsstufe, wird an +2V angeschlossen
vssa
101, 102 Eingang Spannungsversorgung der analogen
Eingangsstufe, wird an {2V angeschlossen
gnda
103, 104 Eingang Spannungsversorgung der analogen
Eingangsstufe, wird an 0V angeschlossen
vddp
105, 106 Eingang Spannungsversorgung der Schutzdio den;
wird an +2V angeschlossen
vssp
107, 108 Eingang Spannungsversorgung der Schutzdio den;
wird an {2V angeschlossen
in<127:0>
109..236 (ob en) Eingang Eingangspads der Vorverst
arkerkan
ale; jeder
Kanal b esitzt zwei neb eneinanderliegende
Pdas um bei eventuell auftretenden Bond-
problemen eine zweite M
oglichkeit zu bieten
inTest
237 Eingang Eingangspad des Testkanals
Tab elle B.3: Beschreibung der HELIX 128-Pads. Die Nummerierung b eginnt rechts ob en
(siehe Abb. B.1) und geht im Uhrzeigersinn
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[17] M. Keller, A. H
olscher
A 6-Bit Flash ADC
Note HD-ASIC-06
Heidelb erg 1996
[18] E. Nygard, P. Asp ell, P. Jarron, P. Weilhammer, K. Yoshioka
CMOS low noise amplier for microstrip readout
Design and results
Nucl. Instr. and Meth. A 301 (1991) 506-516
[19] Analog Devices
AD 8001; 800MHz, 50mW Current Feedback Amplier
Datenblatt
[20] Hewlett Packard
IC Characterization and Test
HP 82000 Reference Manual
[21] MIZZI Computer Software
VME Libraries Version 1.4.6
September 1995
[22] U. Trunk
Sux 1.0-Asupp ort and control chip
for the HELIX preamplier and readout chip
Note HD-ASIC-13
Heidelb erg 1996
Danke
Mein herzlicher Dank gilt Herrn Prof. Kn
ope, in dessen Arb eitsgrupp e ich diese Diplom-
arb eit durchf
uhren durfte. Durch seine angenehme Form der Betreung hat mir das Arb eiten
viel Spa b ereitet. Herrn Prof. Hofmann dankeichf
ur die freundliche
Ub ernahme der Zweit-
korrektur.
Meinen Eltern dankeich, da sie mir das Studium erm
oglicht und mich jederzeit unterst
utzt
hab en.
Sehr viel zu verdanken hab e ich Wolfgang Fallot-Burghardt, der mich gerade in der An-
fangszeit mit viel Geduld angeleitet und b etreut hat. Ulrich Trunk danke ich f
ur die Hilfe-
stellungen und Hinweise, die er jederzeit b ereit zu geb en war.
Allen Mitgliedern des ASIC-Lab ors dankeichf
ur deren Bereitschaft, alle Fragen geduldig zu
b eantworten und Hilfe zu leisten, woesn
otig war. Insb esondere dankeich Joachim Bo elsems,
Martin Feuerstack, Andreas H
olscher und Michael Keller.
Der Vertexdetektor-Grupp e am Max-Planck-Institut danke ich f
ur die Hilfe und den Rat,
den ich jederzeit erhalten konnte. Vorallem dankeich Christian Bauer und Matthias Eb erle.
Emanuel Jauch danke ich f
ur die Aufnahmen, die er von dem Meaufbau und den Chips
gemacht hat.
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