Inhaltsverzeichnis
1 Einf
uhrung 4
1.1 Der Large-Hadron-Col li der (LHC)
: :: :: :: ::: :: :: :: :: :::
4
1.1.1 Der Beschleuniger
: ::: :: :: :: :: ::: :: :: :: :: :::
4
1.1.2 Proton-Proton-Streuung
:: :: :: :: ::: :: :: :: :: :::
5
1.1.3 Bunch-Crossing-Rate und Luminosit
at
::: :: :: :: :: :::
8
1.1.4 Forschungsschwerpunkte am LHC
: :: ::: :: :: :: :: :::
9
1.2 Der ATLAS-Detektor
: :: ::: :: :: :: :: ::: :: :: :: :: :::
11
1.2.1 Innerer Detektor
: ::: :: :: :: :: ::: :: :: :: :: :::
12
1.2.2 Kalorimeter
:: :: ::: :: :: :: :: ::: :: :: :: :: :::
13
1.2.3 Myonsystem
:: :: ::: :: :: :: :: ::: :: :: :: :: :::
18
2 Der ATLAS Level-1-Kalorimetertrigger 20
2.1 Trigger- und Auslesesystem des ATLAS-Detektors
::::::::::::
20
2.1.1 Level-1-Trigger
:: ::: :: :: :: :: ::: :: :: :: :: :::
20
2.1.2 Level-2-Trigger
:: ::: :: :: :: :: ::: :: :: :: :: :::
22
2.1.3 Level-3-Trigger
:: ::: :: :: :: :: ::: :: :: :: :: :::
22
2.2 Level-1-Triggeralgo rithmen
::: :: :: :: :: ::: :: :: :: :: :::
23
2.2.1
e
=
-Algorithmus
: ::: :: :: :: :: ::: :: :: :: :: :::
24
2.2.2 Jetalgorithmus
:: ::: :: :: :: :: ::: :: :: :: :: :::
25
2.2.3
E
miss
t
-Algorithmus
::: :: :: :: :: ::: :: :: :: :: :::
26
2.3 Aufb ereitung der Kalorimeterdaten f
ur den Level-1-Kalorimetertrigger
:
27
2.4 Der Level-1-Kalorimetertriggerprozessor
: :: ::: :: :: :: :: :::
29
2.4.1 Implementation des e/
-Algorithmus
: ::: :: :: :: :: :::
29
2.4.2 Implementation des Jetalgorithmus im kompakten Design
: :::
31
2.4.3 Implementation des Jetalgorithmus im TP-Design
::::::::
32
2.4.4 Simulation
: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
33
2.4.5 Hardware Realisierung des Prozessor-ASICs
:: :: :: :: :::
40
2.5 Der TASIC
:: :: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
42
2.5.1
Ub erblick
: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
42
2.5.2 Der Clo ck Generator
:: :: :: :: :: ::: :: :: :: :: :::
44
2.5.3 Programmierbares Delay
:: :: :: :: ::: :: :: :: :: :::
47
2.5.4 Die Demultiplexerschaltungen
: :: :: ::: :: :: :: :: :::
48
2.5.5 Die CMOS-Schieb eregister
: :: :: :: ::: :: :: :: :: :::
49
2.5.6 Verwendung des internen Testmustergenerators
:: :: :: :::
51
1
2.5.7 Spannungsversorgung
:: :: :: :: :: ::: :: :: :: :: :::
51
2.5.8 Bonding und Geh
ause
: :: :: :: :: ::: :: :: :: :: :::
52
3 Erzeugung serieller 800 Mbit/s Signale 54
3.1 Der HP82000 Chip Tester
::: :: :: :: :: ::: :: :: :: :: :::
54
3.2 Die Frequenzverdopp elung
::: :: :: :: :: ::: :: :: :: :: :::
56
3.2.1 ECL - Logik
:: :: ::: :: :: :: :: ::: :: :: :: :: :::
57
3.3 Aufbau von HF Schaltungen
:: :: :: :: :: ::: :: :: :: :: :::
59
3.3.1 Signalreektionen
: ::: :: :: :: :: ::: :: :: :: :: :::
60
3.3.2 Mikrostreifenleiterbahnen
: :: :: :: ::: :: :: :: :: :::
62
3.3.3 Terminierung der Leiterbahnen
:: :: ::: :: :: :: :: :::
63
3.3.4
Ub ersprechen
: :: ::: :: :: :: :: ::: :: :: :: :: :::
65
3.3.5 Signald
ampfung
:: ::: :: :: :: :: ::: :: :: :: :: :::
65
3.3.6 Stabilisierung der Versorgungsspannung
::: :: :: :: :: :::
66
3.4 Schaltplan der Ratenverdopp elungsschaltung
: ::: :: :: :: :: :::
67
3.5 Die erste Testplatine
: :: ::: :: :: :: :: ::: :: :: :: :: :::
68
3.6 Messungen
: :: :: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
69
3.6.1 Messungen der Signale
: :: :: :: :: ::: :: :: :: :: :::
70
3.6.2 Messung der Signalanstiegs zeit
: :: :: ::: :: :: :: :: :::
73
3.6.3 Zeitstabilit
at
: :: ::: :: :: :: :: ::: :: :: :: :: :::
74
3.6.4 Kab eltests
: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
78
3.6.5 Test der Mikrostreifenleiter-Teststrecken
:: :: :: :: :: :::
80
4 Testaufbau und Test des TASIC 81
4.1 Testaufbau
: :: :: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
81
4.1.1 HP82k-Board
: :: ::: :: :: :: :: ::: :: :: :: :: :::
82
4.1.2 Das Ball-Grid-Array Geh
ause des TASICs
::::::::::::
83
4.1.3 Die Interp oser Fassung
: :: :: :: :: ::: :: :: :: :: :::
85
4.1.4 Layout des Adapterb oards
: :: :: :: ::: :: :: :: :: :::
87
4.2 Test
: ::: :: :: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
91
4.2.1 Montage der Interp oser-Fassung
:: :: ::: :: :: :: :: :::
91
4.2.2 Testprogramm
: :: ::: :: :: :: :: ::: :: :: :: :: :::
92
4.2.3 Biasstrom
: :: :: ::: :: :: :: :: ::: :: :: :: :: :::
94
5 Zusammenfassung 96
A Ratenvervierfachung 97
B Demultiplexer f
ur Chip-Tester-Einlese 101
2
Einleitung
Am Large-Hadron-Colli der (LHC) werden Protonenpakete mit einer Frequenz von 40
MHz zur Kollision gebracht. Die dab ei in einem Detektor auftretenden hohen Daten-
mengen m
ussen von einem Triggersystem verarb eitet werden. Nach der Digitalisierung
werden die Signale zur Reduzierung der Datenkan
ale serialisiert, was zu einer Erh
ohung
der
Ub ertragungsrate pro Datenkanal f
uhrt. Ein Ansatz der ersten Triggerstufe des
ATLAS-Detektors siehtvor, alle Komp onenten des Level-1-Kalorimetertriggeralgo rith-
mus f
ur einen eingeschr
ankten Raumwinkelb ereich auf einem Application Sp ecic In-
tegrated Circuit (ASIC) zu implementieren. Dieser erh
alt Eingangsdaten vom Ka-
lorimeter mit einer Datenrate von 800 Mbit/s. Die vorliegende Diplomarb eit hatte
zum Ziel, einen Test-ASIC (TASIC), der eine Vorstufe zum Triggerprozessor-ASIC
darstellt, zu testen. Wie der Prozessor-ASIC b en
otigt auch der TASIC Testsignale
mit einer Datenrate von 800 Mbit/s. Der HP82000 Chip-Tester, mit dem die Tests
durchgef
uhrt wurden, erzeugt digitale Signale mit einer Datenrate von 400 Mbit/s.
Als Grundvoraussetzung f
ur den Test wurde eine Platine zur Verdopp elung der Da-
tenrate entwickelt. Um die Testsignale zum TASIC zu leiten und Signale aus diesem
auslesen und mit dem Chip-Tester auswerten zu k
onnen, wurde ein Adapterb oard f
ur
den TASIC entworfen. Zum Jettriggeralgorithmus, der auf dem Prozessor-ASIC imple-
mentiert wird, sind Monte-Carlo-Simulationss tudien zum Vergleich mit einer weiteren
Implementierung des Jetalgorithmus durchgef
uhrt worden.
Nach einem einleitenden Kapitel, das die physikalischen Grundlagen am LHC und
den ATLAS-Detektor kurz b eschreibt, wird in Kapitel 2.1 die erste Triggerstufe des
ATLAS-Triggersystems vorgestellt. Es werden die Triggeralgorithmen und ihre kon-
krete Implementierung auf dem Prozessor-ASIC b eschrieb en. Die Ergebnisse der Jet-
trigger-Simulationen nden sich im Anschlu an die Darstellung der b eiden Jetalgo-
rithmen. Eine detaillierte Funktionsb eschreibung des TASICs in Hinblick auf die zu
erfolgenden Tests schliet dieses Kapitel ab. Im dritten Kapitel, das einen Schwer-
punkt der Arb eit darstellt, sind die Ratenverdopp elungsschaltung und Messungen der
so erzeugten Signale b eschrieb en. Der eigentliche Aufbau zur Durchf
uhrung der Tests
ndet sich in Kapitel 4. Die Arb eit wird durch eine Zusammenfassung (Kapitel 5)
abgeschlossen.
3
Kapitel 1
Einf
uhrung
1.1 Der Large-Hadron-Collider (LHC)
1.1.1 Der Beschleuniger
Mit dem Bau des Large-Hadron-Colli ders am Europ
aischen Zentrum f
ur Teilchenphysik
(CERN) b ei Genf, der im Jahre 2005 seinen Betrieb aufnehmen soll, dringen Physi-
ker in einen bisher unerforschten Bereich der Physik ein. Protonen werden in zwei
getrennten Strahlrohren auf eine Energie von jeweils 7000 GeV b eschleunigt, wob ei
die Umlaufrichtung der Protonen in b eiden Ringen gegenl
aug ist. An vier Wech-
selwirkungspunkten werden die Protonstrahlen zusammengef
uhrt, so da es dort zu
Streuungen zwischen den Protonen b eider Strahlen b ei einer Schwerpunktsenergie von
p
s
=14
TeV
kommen kann.
Abbildung 1.1: Schematischer Aufbau der Beschleunigerkette am CERN. Nichtzu
sehen sind der Linearb eschleuniger und Bo oster, die die erste Stufe des Beschleuni-
gungsprozesses durchf
uhren
Zur Beschleunigung der Protonen werden die b ereits existierenden Einrichtungen
am CERN so weit wie m
oglich genutzt. So wird der LHC in dem Tunnel des LEP-
4
Beschleunigers errichtet, nachdem dieser seinen Betrieb eingestellt hat und abgebaut
worden ist. Zur Vorb eschleunigung der Protonen wird eine Kette b ereits auf dem
CERN-Gel
ande b estehender Beschleuniger verwendet. Abbildung 2.3 [1] zeigt den
LHC-Ring und seine Vorb eschleuniger.
In einem Linearb eschleuniger werden Protonen auf eine Energie von 50 MeV ge-
bracht und anschlieend in den Bo oster des PS eingesp eist, der eine weitere Beschleu-
nigung auf 1.4 GeV b ewirkt. Im PS-Ring werden die Protonen auf 26 GeV und nach
Ub erleitung in den SPS-Beschleuniger auf eine Energie von 450 GeV b eschleunigt. An
zwei Stellen des SPS-Ringes werden die Protonen ausgekopp elt und in jeweils einen der
gegenl
augen Ringe des LHCs
ub erf
uhrt, wo die Energie auf 7000 GeV erh
oht wird.
1.1.2 Proton-Proton-Streuung
Bei Streuungen von Hadronen dominiert im Gegensatz zur Lepton-Lepton-Streuung
der sehr hohe Wirkungsquerschnitt der starken Wechselwirkung. Die starkeWech-
selwirkung zwischen Hadronen wird b eschrieb en durch die QCD. Das Proton ist aus
farbtragenden Partonen (Quarks und Gluonen) zusammengesetzt, die durchFarbkr
afte
zusammengehalten werden, welche durch den Austauschvon Gluonen
ub ertragen wer-
den. Bei der Kollision zweier Protonen kann es zur Wechselwirkung zwischen den
Quarks und Gluonen der b eiden Protonen kommen, wob ei ein Impuls
ub ertrag von
dem einen Parton auf das andere stattndet. Zwischen den gestreuten Partonen und
den Protonresten bauen sichFarbfelder auf. Mit zunehmendem Abstand der Partonen
w
achst die Energie der Farbfelder, bis die Energiedichte zur Erzeugung von Quark-
Antiquark-Paaren ausreicht. Diese Prozesse wiederholen sich, bis die Energiedichte
der Farbfelder zwischen den Quarks so weit gesunken ist, da es nicht mehr zur Bil-
dung weiterer Quark-Antiquark-Paare kommt. Die Partonen schlieen sich wieder zu
farbneutralen Hadronen zusammen. Im Detektor b eobachtet man Hadronenjets, falls
der
ub ertragene Impuls b ei der Streuung gro gegen
ub er der Hadronenruhemasse ist
(siehe Bild 1.2).
Proton
Proton
Jet aus dem
harten Prozess
Fragmentation
Zuschauerjet
= p + p
Zuschauerjet
Fragmentation
Fragmentation
Fragmentation Jet aus dem
harten Prozess
Parton 1
Parton 2 Parton 4
Parton 3
Harter
Streu-
prozess
s
s= s
Strukturfunktion
F(x,Q )
2
x1
F(x,Q )
2
x2
x1
x2
Protonrest
Protonrest
12
22
Abbildung 1.2: Schematische Darstellung eines inelastischen Streuprozesses in der
Proton-Proton-Wechselwirkung
5
Die Schwerpunktsenergie des Proton-Proton-Systems ist durch
p
s
=
q
p
1
+
p
2
2
ge-
geb en. Die Verteilung der Anteile am Longitudinal impul s - der zur Strahlachse paral-
lelen Impulskomp onente - des Protons, der von einem Parton getragen wird, l
at sich
durch die Strukturfunktion
F
1
(
x; Q
2
) b eschreib en, wob ei
p
Q
2
den Impuls
ub ertrag b ei
der Streuung und x den Impulsanteil des b eteiligten Partons angibt. Die reduzierte
Schwerpunktsenergie b ei der Streuung der b eiden Partonen ist daher gegeb en durch
p
^
s
=
x
1
x
2
s
. Weil die Impulsanteile der b eiden an der Streuung b eteiligten Parto-
nen in der Regel voneinander abweichen, ist das Schwerpunktssystem der Streuung
in eine der Strahlrichtungen geb o ostet. Die Gr
oe dieser Longitudinal b ewegung ist
f
ur einen einzelnen Proze nichtbekannt. Damit stellen die Transversalkomp onenten
der Teilchenimpulse die entscheidende physikalische Gr
oe in der Analyse der Proton-
Proton-Streuungen dar.
Als Ko ordinaten dienen der Azimutwinkel
und der Polarwinkel
. Anstatt des
Polarwinkels wird in den meisten F
allen die Pseudorapidit
at
verwendet. Sie ist
deniert durch:
=
,
ln tan
2
(1.1)
mit dem Azimutwinkel:
= arctan
j
~p
t
j
j
~p
l
j
(1.2)
und
j
p
?
j
=
q
p
2
x
+
p
2
y
(1.3)
p
t
und
p
l
stellen die transversale bzw. longitudinal e Komp onente des Impulses dar.
Der Polarwinkel wird von der einen Strahlachse (0
) bis zur anderen Strahlrichtung
(180
) gez
ahlt. Der Querschnittseb ene, die den Wechselwirkungspunkt enth
alt, ist
dementsprechend eine Pseudorapidit
at von
= 0 zugeordnet.
0
1
2
3
4
-10 -5 0 5 10
DICHTE%PSEUDO
5
10
0 50 100 150
WINKELDICHTE%WINKEL
Polarwinkel
Pseudorapiditaet
Teilchen pro Ereignis
0.2 Pseudorapiditaetsbereich
in 1.5 Winkelbereich
o
Teilchen pro Ereignis in
Abbildung 1.3: Die Teilchenanzahl pro Ereignis als Funktion der Pseudorapidit
at
(links) und des Polarwinkels
(rechts). Die Kurven zeigen Ergebnisse einer Monte-
Carlo Simulation.
6
Entsprechend b edeuten groe Betr
age der Pseudorapidit
at Winkelb ereiche in Rich-
tung der Strahlachsen. Der Grund f
ur die Verwendung der Pseudorapidit
at liegt darin,
da die Teilchendichte in einem groen zentralen Pseudorapidit
atsb ereich ann
ahernd
konstant ist (siehe Abbildung 1.3). Ein weiterer Vorteil liegt in ihrem einfachen Trans-
formationsverhalten unter Lorentztransformationen. Im Grenzwert
v
c
!
1 sind Pseu-
dorapidit
atsdi erenzen invariantunter einem Lorentz-Bo ost.
Eine weitere b edeutsame Gr
oe ist der fehlende Beitrag in der Vektorsumme aller
Transversalimpulse
P
~p
i
?
. Aufgrund der Erhaltung des Gesamtimpulses sollte diese
Summe verschwinden. Teilchen, die keine Energie im Detektor dep onieren, f
uhren je-
do ch zu einem von Null abweichenden Wert in der Vektorsumme. Auf diese Weise
lassen sich b eispielsweise R
uckschl
usse auf die Transversalimpulse von Neutrinos ma-
chen. Gleichb edeutend mit dem Transversalimpuls wird auch der Begri der Transver-
salenergie
E
?
=
j
~p
?
j
verwendet. Dies bringt zur Geltung, da mit einem Kalorimeter
Energien gemessen werden. Eb enso spricht man daher auchvon der fehlenden Trans-
versalenergie
E
miss
t
,womit die Vektorsumme aller Transversalimpulse gemeint ist.
Abbildung 1.4: Totaler Wirkungsquerschnitt f
ur Proton-Proton-Streuung im Vergleich
zu den Wirkungsquerschnitten von physikalischinteressanten Prozessen in Abh
angig-
keit von der Schwerpunktsenergie
In Abbildung 1.4 [2] sind Wirkungsquerschnitte f
ur Proton-Proton-Streuung als
Funktion der Schwerpunktsenergie aufgetragen. F
ur die b eim LHC geplante Schwer-
punktsenergie von 14 TeV b etr
agt der totale Wirkungsquerschnitt ungef
ahr 100 mb.
7
Zum Vergleich sind die Wirkungsquerschnitte einiger m
oglicher Prozesse
1
, die von
b esonderem physikalischen Interesse sind, dargestellt. Diese sind zum Groteil elek-
troschwache Prozesse, so da die Wirkungsquerschnitte f
ur diese sehr klein sind. Sie
sind daher von einer um einige Gr
oenordnungen h
oheren Rate an inelastischen Proton-
Proton-Streuungen
ub erlagert.
1.1.3 Bunch-Crossing-Rate und Luminosit
at
Der Teilchenstrom im LHC ist nichtkontinuierlich. Vielmehr sind die Protonen in Pa-
keten,
Bunches
, geb
undelt. Der zeitliche Abstand zwischen zwei aufeinanderfolgenden
Bunches b etr
agt 25 ns, womit man eine
Bunch-Crossing
-Rate
2
von 40 MHz erh
alt.
Ein Ma f
ur die Intensit
at der Teilchenstrahlen ist die Luminosit
at eines Beschleu-
nigers. Sie gibt an, wie viele Teilchen sichamWechselwirkungspunkt pro Zeiteinheit
und Querschnitts
ache durchdringen und ist b ei einer Kollision zweier Teilchenstrahlen
in einem Sp eicherring gegeb en durch [3]:
L
=
N
a
N
b
nv =U
A
(1.4)
N
a
und
N
b
sind die Anzahl der Teilchen in einem Bunch des jeweiligen Strahls, n gibt
die Anzahl der Bunches im Sp eicherring mit dem Umfang U an, v ist die Geschwin-
digkeit der Teilchen und A die Querschnitts
ache der Strahlen am Kollisionspunkt.
Das Pro dukt aus Luminosit
at und Wirkungsquerschnitt ergibt direkt die Anzahl der
Reaktionen, die man pro Zeiteinheit b eobachten kann.
Sollen Reaktionen mit einem sehr geringen Wirkungsquerschnitt untersuchtwer-
den, ist es w
unschenswert, eine m
oglichst hohe Luminosit
at zu erreichen, damit die
Aufnahme einer Datenmenge mit ausreichender Statistik in einem akzeptablen Zeit-
raum durchgef
uhrt werden kann. F
ur den LHC ist eine Luminosit
at von 10
34
cm
,
2
s
,
1
vorgesehen. Auf der anderen Seite steigt auch die Rate der inelastischen Proton-Proton-
Streuungen mit der Luminosit
at. Mit einem totalen Wirkungsquerschnitt f
ur Proton-
Proton-Streuung von
tot
= 100
mb
ergibt sich so eine Ereignissrate von 10
9
Wech-
selwirkungen pro Sekunde, was eine durchschnittliche Anzahl von 25 Proton-Proton-
Streuungen in jedem Bunch-Crossing ergibt. Diese Ereignisse stellen in den Detektoren
am LHC einen Untergrund dar. Die Signaturen der interessanten Ereignisse im Detek-
tor sind von den Teilchenspuren dieser weichen Streuungen
ub erlagert. Aufgab e des
Triggersystems eines LHC-Detektors ist es, diesen Untergrund zu unterdr
ucken und
interessante Ereignisse mit physikalischem Gehalt zu selektieren.
F
ur die Selektion von Ereignissen mit komplizierten Signaturen im Detektor, z.B.
-Zerf
allen o der Zerf
allen schwerer Quarks, stellt ein hoher Untergrund ein groes Hin-
dernis dar. Bei einer Erniedrigung der Luminosit
at wird der Untergrund im Detektor
entsprechend gesenkt und eine Auswertung der Signaturen auf Kosten der Ereignisrate
1
Hierb ei handelt es sich teilweise um Prozesse, welche neue Physik b einhalten und deren Auftreten
daher ungewi ist.
2
Unter der Bunch-Crossing-Rate versteht man die Frequenz, mit der die gegeneinanderlaufende n
Teilchenpakete sich an den Wechselwirkungspunkten kreuzen. Bei dem LHC geschieht dies alle 25 ns.
8
erleichtert. Im Anfangsb etrieb des LHCs wird der Beschleuniger b ei einer niedrige-
ren Luminosit
at von
L
=10
33
cm
,
2
s
,
1
b etrieb en, was zur Untersuchung komplizierter
Ereignissignaturen ausgenutzt werden kann.
1.1.4 Forschungsschwerpunkte am LHC
Die zentrale Frage, die mit dem LHC gekl
art werden soll, ist die Existenz des Higgs-
Bosons (kurz: H). Das Standardmo dell der Teilchenphysik fordert dieses Teilchen zur
Erkl
arung der Symmetriebrechung in der quantenmechanischen Beschreibung der elek-
troschwachen Wechselwirkung, um die Teilchenmassen zu erkl
aren. Dieses Higgs-Boson
konnte bisher no ch nichtentdeckt werden und stellt daher eine der letzten groen
L
ucken im Standardmo dell dar. Die Masse des Higgs-Bosons ergibt sich nicht durch
theoretische
Ub erlegungen. Einige Theorien sagen jedo ch eine ob ere Schrankevon etwa
1TeV f
ur die Higgsmasse vorher. Eine untere Grenze der Higgsmasse l
at sich durch
die bis heute durchgef
uhrten Exp erimente, b ei denen das Higgs-Boson nicht b eobachtet
wurde, angeb en. So ist der m
ogliche Massenb ereich des Higgs-Bosons zwischen etwa
70 GeV und ungef
ahr 1 TeV eingeschr
ankt. Da die Pro duktion und die m
oglichen
Zerf
alle des Higgs-Bosons von seiner Masse abh
angen, interessieren in den verschie-
denen Higgsmassenb ereichen unterschiedliche exp erimentelle Signaturen f
ur die Suche
nach dem Higgs-Boson. Diese sind:
Zerfallskanal Massenb ereich
H
!
b
b
80
<m
H
<
100 GeV
H
!
90
<m
H
<
150 GeV
H
!
ZZ
!
4
l
130
GeV < m
H
<
2
m
Z
H
!
ZZ
!
4
l
;
2
l
2
m
H
>
2
m
Z
H
!
WW;ZZ
!
l
+2
J ets;
2
l
+2
J ets m
H
1
TeV
Ein weiteres Ziel des LHC ist die Suche nach SUSY-Teilchen. Sup ersymmetrische
Theorien stellen eine Vereinheitlichung der in Fermionen und Bosonen unterteilten Welt
der Teilchenphysik dar, indem sie zu jedem elementaren Teilchen einen sup ersymme-
trischen Partner mit einem um den Betrag 1/2 unterschiedlichen Spin fordern. Somit
b esitzt jedes Fermion einen b osonischen SUSY-Partner, w
ahrend eb enso zu jedem Bo-
son ein Fermion geh
ort. Da sup ersymmetrische Teilchen bisher nicht b eobachtet wor-
den sind, m
ussen die Massen der b eobachtbaren SUSY-Teilchen sehr gro sein. Beim
Zerfall solcher Teilchen entstehen Leptonen und Jets mit hohem Transversalimpuls.
Entsteht b eim Zerfall ein neutrales stabiles sup ersymmetrisches Teilchen, so verl
at
dieses ohne Energiedep osition den Detektor und erzeugt einen groen
E
miss
t
-Beitrag.
Ein gerade in j
ungster Zeit durch Messungen der CDF-Kollab orati on am Tevatron
ins Blickfeld ger
ucktes Thema ist die Substruktur von Quarks [4]. Falls die im Stan-
dardmo dell als elementar und damit punktf
ormig angesehenen Quarks aus kleineren
Teilchen zusammengesetzte Gebilde w
aren, w
urde sich dies in einer Abweichung der
von der QCD vorhergesagten Wirkungsquerschnitte f
ur die Jetpro duktion b ei groem
9
Impuls
ub ertrag erkennbar machen. Eine genaue Messung der Raten von Jets mit ho-
hem Transversalimpuls ist daher erforderlich.
Die Untersuchung der b eim LHC in hohen Raten erzeugten schweren Quarks,
b eauty- and top-quarks, wird ein weiteres Forschungsgebiet am LHC darstellen. Mit
B-Mesonen kann die CP-Verletzung gemessen werden. F
ur die Analyse solcher Er-
eignisse ist eine genaue Rekonstruktion der komplexen Signaturen, welche ein Zerfall
von schweren Quarks im Detektor hinterl
at, von Bedeutung. Dies wird b esonders im
LHC-Betrieb mit verringerter Luminosit
at von
L
=10
33
cm
,
2
s
,
1
ein Hauptuntersu-
chungsb ereich sein.
Die Liste der Forschungsgebiete der Ho chenergiephysik, die mit dem LHC unter-
suchtwerden k
onnen, liee sichnoch fortsetzen [2],[5]. Es soll ab er an dieser Stelle nicht
weiter darauf eingegangen werden. Vielmehr dienen die ob en genannten Beispiele zur
Illustration der Anforderungen, die an einen LHC-Detektor und dessen Datenausle-
sesystem gestellt werden. Zu diesen geh
ort die Erkennung und Energiemessung von
Elektronen, Photonen, Myonen sowie Jets. Zur Messung der fehlenden Transversal-
energie
E
miss
T
mu der Detektor einen m
oglichst groen Akzeptanzb ereich ab decken.
Die passiven Zonen im Detektor sollten klein sein, damit die Bestimmung der feh-
lenden Transversalenergie nicht durch ungesehene Teilchen verf
alscht wird und auch
die Messung der Lepton- und Jetenergien nicht zu stark b eeintr
achtigt wird. Auf-
gab e des Triggersystems der Detektoren ist es, eine deutliche Reduzierung der hohen
QCD-Untergrunddatenrate zu b ewirken.
Abbildung 1.5: Schematische Darstellung des LHC mit den vier Exp erimenten
Am LHC werden vier Exp erimente aufgebaut. Die Hauptdetektoren CMS und AT-
LAS liegen an gegen
ub erliegenden Wechselwirkungszonen der LHC Protonenstrahlen.
Mit dem Alice-Detektor ist ein Sp ezialdetektor zur Untersuchung von Schwerionenreak-
tionen
3
vorgesehen. Das LHC-B Exp eriment widmet sich sp eziell der Untersuchung der
CP-Verletzung in B-Meson-Systemen.
3
Zus
atzlich zum p-p Betrieb des LHC ist die Beschleunigung schwerer Ionen vorgesehen. Bleikerne
werden dab ei b ei einer Schwerpunktsenergie von 1150 TeV zur Kollision gebracht.
10
1.2 Der ATLAS-Detektor
ATLAS
Supraleitender Solenoid
Kalorimeter
kalorimeter
Hadron
Vorwaerts- Myon
Detektor
Toroidal Magnete
EM Kalorimeter
Innerer
Detektor
Abbildung 1.6: Bild des ATLAS-Detektors
ATLAS (A Toroidal LHC ApparatuS) ist einer der b eiden Universaldetektoren am
LHC. Da sich die Kinematik der Proton-Proton-Streuung invariantunter Rotation um
die Strahlachse verh
alt und keine der b eiden Strahlrichtungen kinematischbevorzugt
ist, ist auch der ATLAS-Detektor zylindersymmetrischbez
uglich der Strahlachse und
spiegelsymmetrisch in Bezug auf die Querschnittseb ene, welche den Wechselwirkungs-
punkt schneidet, aufgebaut. Der ATLAS-Detektor erstreckt sich jeweils auf eine L
ange
von 21 m auf b eiden Seiten des Wechselwirkungspunktes und nimmt eine H
ohe von 22
m ein. Das Gewicht des kompletten Detektorsystems b etr
agt 7000 t.
Abbildung 1.6 zeigt eine Darstellung des ATLAS-Detektors. Im Zentrum in N
ahe
des Wechselwirkungspunktes b endet sich der Innere Detektor f
ur die ho chau
osende
Rekonstruktion von Teilchenspuren. Umgeb en ist dieser von einem Solenoid-Magneten,
der im Innenraum ein homogenes Magnetfeld mit einer Feldst
arkevon 2T erzeugt, wel-
ches die Teilchen in Eb enen senkrecht zur Strahlachse ablenkt. Die Transversalimpulse
11
der Teilchen k
onnen aus den Bahnradien b estimmtwerden. Das Kalorimeter dient
zur Messung der Teilchenenergien und ist unterteilt in ein elektromagnetisches Kalo-
rimeter f
ur Elektronen und Photonen und das in seinen geometrischen Dimensionen
gr
oere hadronische Kalorimeter. Die Erkennung von Myonen und die Messung des
Myonenimpulses erfolgt mit separaten Myonkammern, die das hadronische Kalorimeter
umgeb en. Magnetspulen erzeugen in den Myonenkammern ein toroidales Magnetfeld,
das die Myonen in Eb enen, die die Strahlachse enthalten, ablenkt und so eine Impuls-
messung erm
oglicht.
1.2.1 Innerer Detektor
Abbildung 1.7: Aufbau des Inneren Detektors. In der linken unteren Ecke b endet sich
der Wechselwirkungspunkt. Die im Bild eingezeichneten Pfeile dienen zur Abgrenzung
von Pseudorapidit
atsb ereichen
Abbildung 1.7 zeigt den Aufbau des Inneren Detektors, der einen Pseudorapidit
ats-
b ereichvon
j
j
<
2
:
5
ub erdeckt. Die Aufgab e des Inneren Detektors b esteht in einer
m
oglichst genauen Rekonstruktion der Teilchenspuren, die zur Bestimmung der Teil-
chenimpulse, Teilchensorte und Vertexrekonstruktion verwendet werden. Zu diesem
Zweckbenutzt man Halbleiterdetektoren mit einer hohen Ortsau
osung (im Mikrome-
terb ereich). Um gen
ugend Platz f
ur Elektronik, Stromzuf
uhrung und K
uhlungssysteme
f
ur die Halbleiterdetektoren zu hab en, k
onnen die Detektoren nicht b eliebig dichtum
den Wechselwirkungspunkt angeordnet sein. Dem Wechselwirkungspunkt am n
achsten
b enden sich Pixeldetektoren, die ein hohes Ortsau
osungsverm
ogen b esitzen und In-
formationen in zwei Dimensionen zur Spurrekonstruktion b ereitstellen. Diese sind von
Siliziumstreifendetektoren umgeb en. Hierb ei ist jede Streifenlage zwei- o der dreifach
ausgef
uhrt, wob ei die einzelnen Streifen der verschiedenen Ausf
uhrungen kleine Win-
kel zueinander aufweisen. Mit dieser Anordnung kann auch hier eine Ortsinformation
in zwei Ko ordinaten erzielt werden, wob ei jedo ch Mehrdeutigkeiten b ei der Zuordnung
der Ko ordinaten auftreten k
onnen. Im Bereichgr
oerer Radien werden Drahtkammern,
die gleichzeitig als
Ub ergangsstrahlungsdetektoren (TRT) b enutzt werden, verwendet,
welche eine Bestimmung des Radius und Azimutwinkels
erlaub en. Mit Hilfe der
12
Ub ergangsstrahlung k
onnen Elektronen identiziert werden. Auf diese Weise werden
pro Teilchenspur, die in einem Bereich mit
j
j
<
2
:
5verlaufen, sechs ho chpr
azise Raum-
punktmessungen durch die zentralen Halbleiterdetektoren und mindestens 36 Treer
der Drahtkammern aufgenommen, aus denen sich die Teilchenspur rekonstruieren l
at.
1.2.2 Kalorimeter
hadronisches Szintillator-
Kalorimeter
EM Akkordeon
Kalorimeter
Hadronisches fl. Ar
End-Cap-Kalorimeter
Hadronisches fl. Ar
Vorwärtskalorimeter
ATLAS Kalorimeter
Abbildung 1.8: Darstellung des ATLAS-Kalorimeters mit dem Inneren Detektor
Der Innere Detektor wird bis auf kleinere Rapidit
atsl
ucken vom Kalorimeter um-
schlossen (siehe Abbildung 1.8). Es ist unterteilt in ein elektromagnetisches und ein
hadronisches Kalorimeter. Das elektromagnetische Kalorimeter setzt sich aus dem
zentralen Barrel-Bereich und den End-Cap-Kalori metern in den Strahlrichtungen zu-
sammen. Das elektromagnetische Barrel und die End-Cap-Kalorimeter
ub erdecken
zusammmen einen Pseudorapidit
atsb ereichvon
j
j
<
3
:
2. Das gr
oere hadronische
Kalorimeter, welches das elektromagnetische Kalorimeter umgibt, b esteht wie das
elektromagnetische aus einer Barrel und zwei End-Cap-Komp onente mit einer Aus-
dehnung l
angs der Strahlachse von
j
j
<
3
:
2. Zus
atzlich b enden sich auf jeder Seite
13
ein hadronisches Vorw
artskalorimeter, das den Pseudorapidit
atsb ereich des hadroni-
schen Kalorimeters bis
j
j
<
5 ausdehnt. Anforderungen an ein Kalorimetersystem f
ur
einen LHC-Detektor sind u.a.:
Ein gutes Energieau
osungsverm
ogen
Eine gute Ortsau
osung durch eine gen
ugend feine Segmentierung (Granularit
at)
des Detektors. Die Segmentierung sollte hierb ei mindestens so fein sein, da
eine Trennung von relativ schmalen elektromagnetischen Schauern durch isolierte
Elektronen o der Photonen von den Schauern, die durchvergleichbar breite Jets
hervorgerufen werden, erm
oglicht wird.
Ein hoher dynamischer Bereich in der Energiemessung, der von einigen hundert
MeV bis zu 1.5-3 TeV pro Zelle reicht.
Zur genauen Messung der fehlenden Transversalenergie ist ein m
oglichst groer
Ub erdeckungsb ereichin
erforderlich. (vgl. hierzu Abbildung 1.3)
Elektromagnetisches Kalorimeter
Der zentrale Barrel-Bereich des elektromagnetischen Kalorimeters erstreckt sichinei-
nem Pseudorapidit
atsb ereichvon
j
j
<
1
:
4. Die elektromagnetischen End-Cap-Kalori-
meter erweitern die
j
j
-
Ub erdeckung um
j
j
=[1
:
4
;
3
:
2]. Sowohl Barrel als auch End-
Cap-Kalorimeter sind als sogenannte Sampling-Kalori meter aufgebaut. Bei Sampling-
Kalorimetern ist, im Gegensatz zu homogenen Kalorimetern, das sensitive Detektor-
material, in dem die Teilchenenergien durch Ionisation in elektrische Impulse umge-
setzt werden, vom passiven Absorb ermaterial getrennt. Im Absorb ermaterial l
osen die
ho chenergetischen Elektronen und Photonen durch Bremsstrahlung bzw. Paarbildung
elektromagnetische Teilchenschauer aus und verteilen so ihre Energie auf mehrere Se-
kund
arteilchen. Auch Hadronen geb en einen Teil ihrer Energie im elektromagnetischen
Kalorimeter durch Ionisation und Kernwechselwirkungen ab. Die Absorb erplatten sind
dab ei in einer akkordeon
ahnlichen Form angeordnet. Diese Geometrie erm
oglicht es,
die einzelnen Segmente ohne Lecks neb eneinander anzuordnen. Als Absorb er wird Blei
verwendet, da Blei eine groe Ordnungszahl Z b esitzt und der Wirkungsquerschnitt f
ur
Bremsstrahlung und Paarbildung prop ortional zu
Z
2
ist. Die Dicke des Absorb erma-
terials b etr
agt an der d
unnsten Stelle (
=0) 26
X
0
4
und im ausgedehntesten
5
Bereich
28
X
0
. Als aktives Detektormaterial b enden sichschmale (3.88 mm) mit
ussigem
Argon gef
ullte L
ucken zwischen den Bleiplatten. Fl
ussiges Argon wird wegen seiner
strahlungsharten Eigenschaften verwendet. Die Energieau
osung l
at sich durch Glei-
chung 1.5 b eschreib en. Diese Absch
atzung stellt hierb ei eine ob ere Grenze dar, die der
Fehler des elektromagnetischen Kalorimeters nicht
ub erschreiten darf.
4
X
0
ist die Strahlungsl
ange des Absorb ermaterials. Die Energie eines Elektrons ist im Mittel
nach Durchdringen einer Absorb erschicht der Dicke
X
0
auf den 1
=e
-ten Bruchteil der Anfangsenergie
abgesunken. Die Strahlungsl
ange von Blei b etr
agt 0.56 cm.
5
Man b eachte hier, da die Absorb erdicke, die vom Wechselwirkungspunkt aus gesehen wird, in
Richtung der Strahlachsen zunimmt.
14
E
E
=
10%
q
E =GeV
0
:
7% (1.5)
Der energieabh
angige erste Term wird durch statistische Fluktuationen in der Schau-
erbildung verursacht, die von der geometrischen Anordnung der Absorb er- und Fl
ussig-
Argon-Schichten abh
angig ist. Der konstante Beitrag in Gleichung 1.5, der b ei der
Messung von Teilchen mit hoher Energie dominiert, wird durch Inhomogenit
aten im
Kalorimeter und lokale Variation der Eichparameter hervorgerufen [6]. In der Tiefe ist
das elektromagnetische Kalorimeter in drei Schichten eingeteilt, wob ei die erste Schicht
eine feinere Ortsunterteilung b esitzt als die b eiden folgenden (siehe Tab elle 1.1). Die
hohe Ortsau
osung der ersten Lage wird zur Trennung von isolierten Photonen und
Photonen, die aus
0
-Zerf
allen stammen, b en
otigt. Im Bereich des Barrels b enden
sichvor der ersten Kalorimeterlage die Spule und die mechanische Halterung des So-
lenoidmagneten. Da dieses f
ur geladene Teilchen und Photonen ein Absorb ermaterial
darstellt und es dort daher zur verfr
uhten Bildung von elektromagnetischen Schauern
kommen kann, ist im Barrel-Bereich unmittelbar hinter dem Solenoidmagneten eine er-
ste Detektorlage, der sogenannte
presampler
, angebracht. Die transversale Ausdehnung
eines elektromagnetischen Schauers l
at sich durch den Moli
e
re-Radius b eschreib en, der
prop ortional zur Strahlungsl
ange des Detektormaterials ist. Der Moli
e
r-Radius ist der
Radius eines Zylinders um die Schauerachse, in dem 95% der Schauerenergie enthalten
sind. Bei Blei liegt dieser in der Gr
oenordnung von einigen cm.
elektromagnetisches Kalorimeter
Barrel End-Cap
j
j
-Bereich 1.4 1.4-3.2
Tiefen Lagen
Presampler
1 -
Kalorimeter 3 3
Granularit
at
Presampler
0
:
025
0
:
100 (
j
j
<
0
:
8) -
0
:
003
0
:
100 (
j
j
>
0
:
8) -
Kalorimeter
1.Lage 0
:
003
0
:
100 0
:
003
0
:
100 (
j
j
<
2
:
4)
2.Lage 0
:
025
0
:
025 0
:
025
0
:
025 (
j
j
<
2
:
4)
3.Lage 0
:
025
0
:
050 0
:
025
0
:
050 (
j
j
<
2
:
4)
alle Lagen: 0
:
050
0
:
050 (
j
j
>
2
:
4)
Auslesekan
ale
Presampler
32000 -
Kalorimeter 100000 82000 (b eide Seiten)
Tab elle 1.1: Gliederung und Segmentierung des elektromagnetischen Kalorimeters
15
Hadronisches Kalorimeter
Aufgab e des hadronischen Kalorimeters ist die Energiemessung von Hadronen. Es mu
zusammen mit dem elektromagnetischen Kalorimeter die Identizierung und Messung
von Jetenergien erm
oglichen und einen m
oglichst groen
-Bereich zur Messung der feh-
lenden Transversalenergie
ub erdecken. Die Elektron- und Photonidentizierung durch
das elektromagnetische Kalorimeter soll durch Isolationsmessungen (siehe hierzu Ka-
pitel 2.2.1) unterst
utzt werden. Da Jets ausgedehnte Ob jekte darstellen und auch die
transversale Ausdehnung hadronischer Schauer im Kalorimeter gr
oer als b ei elektro-
magnetischen Schauern ist, gen
ugt b eim hadronischen Kalorimeter eine Segmentierung
in 0
:
1
0
:
1 Zellen in
und f
ur den Vorw
artsb ereich eine Segmentierung von
=0
:
2
0
:
2. Der Barrel-Bereich gliedert sich in einen zentralen Bereich,
j
j
<
1,
und einen erweiterten Barrel-Bereich auf b eiden Seiten, 1
<
j
j
<
1
:
6. Wie in Abbil-
dung 1.8 zu erkennen ist, b endet sich zwischen dem zentralen und dem erweiterten
Barrel-Bereich eine L
ucke, die sich auch auf den Zwischenb ereichvon elektromagneti-
schem Barrel und End-Cap-Kalori meter ausdehnt. Diese tote Zone wird b en
otigt, um
die Kalorimeterauslese unterzubringen und die Verkab elung der inneren Detektorkom-
p onenten durchf
uhren zu k
onnen. Hinter den elektromagnetischen End-Cap-Bereichen
b enden sich b eidseitig die hadronischen End-Cap-Kalorimeter, 1
:
5
<
j
j
<
3
:
2. Um
die Verf
alschung der
E
miss
t
-Messung durchTeilchen, deren Flugbahn in kleinen Win-
keln zur Strahlachse verlaufen, m
oglichst gering zu halten, b enden sich um die Strahl-
achse in einem Pseudorapidit
atsb ereichvon 3
:
1
<
j
j
<
4
:
9 die b eiden hadronischen
Vorw
artskalorimeter.
Im Gegensatz zu leichten Elektronen ist der Energieverlust von Hadronen durch
Bremsstrahlung b eim Durchgang durch Materie sehr gering. Stattdessen k
onnen Ha-
dronen, stoen sie zuf
allig auf einen Atomkern, mit diesem stark wechselwirken. Die
longitudinal e Ausdehnung eines hadronischen Schauers ist daher nicht durch die Strah-
lungsl
ange
X
0
, sondern durch die Absorptionl
ange
a
, die die mittlere freie Wegl
ange
eines Hadrons in Materie bis zur ersten Kernwechselwirkung angibt, b estimmt. Da die
Absorptionsl
ange
a
6
in der Regel deutlichl
anger als die Strahlungsl
ange
X
0
ist, ha-
b en hadronische Kalorimeter eine gr
oere Ausdehnung als elekromagnetische. Durch
die starkeWechselwirkung eines Hadrons mit einem Atomkern des Detektormaterials
kommt es zur Pro duktion zahlreicher sekund
arer Teilchen. Ein b edeutender Anteil
unter diesen wird durch Pionen gebildet. Die neutralen
0
's zerfallen in Photonen,
die durch elektromagnetische Schauerbildung ihre Energie im Kalorimeter dep onieren.
Geladene Pionen verlieren ihre Energie durch Ionisation o der streuen erneut an Atom-
kernen. Ein Teil der Hadronenenergie wird jedo ch nichtvom Detektor erfat. Diese
ungesehene Energie wird durch die Aufbrechung von Kernbindungen b ei der starken
Wechselwirkung der Hadronen mit den Atomkernen des Absorb ermaterials verursacht
[6]. Auch sekund
are Neutrinos tragen zu diesem Energieverlust b ei. Der gesamte Ener-
gieverlust wird durch das
e=
-Verh
altnis ausgedr
uckt, welches das Verh
altnis zwischen
der vom Kalorimeter im Mittel detektierten Energie eines geladenen Pions und eines
6
Die Absorptionsl
ange in Eisen b etr
agt
a
=16
:
76
cm
, die Strahlungsl
ange hingegen nur
X
0
=
1
:
76
cm
.F
ur Blei ist:
a
=17
:
1
cm
und
X
0
=0
:
56
cm
16
Elektrons mit gleicher Energie wiedergibt. F
ur das ATLAS-Kalorimeter wird dieser
Wert auf 1.3 [8] abgesch
atzt. Der Anteil der nicht detektierten Energie variiert jedo ch
f
ur jede Einzelmessung stark, so da die Energieau
osung f
ur Messungen von Hadron-
energien im hadronischen Kalorimeter vergleichsweise schlechter als die Bestimmung
der Elektron- bzw. Photonenergie im elektromagnetischen Kalorimeter ist. Das Ener-
gieau
osungsverm
ogen des hadronischen Kalorimeters im Barrel- und End-Cap-Bereich
wird abgesch
atzt auf:
E
E
=
50%
q
E =GeV
3% (1.6)
Abbildung 1.9 [5] zeigt das Energiesp ektrum von Messungen mit Prototyp en b eider
Kalorimetertyp en. F
ur das elektromagnetische Kalorimeter wurde ein mono energeti-
scher Elektronenstrahl mit einer Energie von 287 GeV verwendet. Die Energie der
Pionen, mit denen das hadronische Kalorimeter getestet wurde, b etrug 300 GeV.
Abbildung 1.9: Energiemessung mit Prototyp en des elektromagnetischen (links) und
hadronischen (rechts) Kalorimeters
F
ur den Barrel-Bereich des hadronischen Kalorimeters werden Plastikszintilla toren
mit Eisenabsorb erplatten verwendet. Die Tiefe b etr
agt zusammen mit dem vorgela-
gerten elektromagnetischen Barrel-Bereich ca. 9
:
5
a
. Aufgrund der erh
ohten Strah-
lenexp osition in N
ahe der Strahlachsen und der feiner strukturierten Bauweise sind die
hadronischen End-Cap und Vorw
artskalorimeter wie das elektromagnetische Kalorime-
ter in der aufwendigeren Fl
ussig-Argon Technik ausgef
uhrt. Im End-Cap-Bereich wird
Kupfer als Absorb ermaterial verwendet, im Vorw
artsb ereich eine Wolframlegierung.
Die Dicke b etr
agt im End-Cap-Kalorimeter 13
a
und f
ur das Vorw
artskalorimeter 12
a
.
Aufgrund der gr
ob eren Segmentierung b esitzt das hadronische Kalorimeter nur
21100 Auslesekan
ale. Das fein segmentierte elektromagnetische Kalorimeter b esitzt
hingegen 214000 Auslesekan
ale, die alle aus dem ATLAS-Detektor zur Ausleseelektro-
nik herausgef
uhrt werden m
ussen.
17
hadronisches Kalorimeter
Szintillator Kalorimeter
Barrel erweiteter Barrel
j
j
-Bereich 1.0 1.0-1.6
Tiefen Lagen 3 3
Granularit
at
0
:
1
0
:
1 0
:
1
0
:
1
Auslesekan
ale 6000 4000 (b eide Seiten)
. Ar. End-Cap . Ar. Vorw
artskal.
j
j
-Bereich 1.5-3.2 3.1-4.9
Tiefen Lagen 4 3
Granularit
at
0
:
1
0
:
1(
j
j
<
2
:
4)
0
:
15
0
:
15
Auslesekan
ale 8600 (b eide Seiten) 1500 (b eide Seiten)
Tab elle 1.2: Gliederung und Segmentierung des hadronischen Kalorimeters
1.2.3 Myonsystem
Eine qualitativ ho chwertige Messung von Myonen stellt eine der wichtigsten Anfor-
derungen f
ur einen LHC-Detektor dar. Da Myonen als Leptonen nicht der starken
Wechselwirkung unterliegen und die zu Elektronen vergleichsweise hohe Myonenmasse
7
eine Energieabgab e
ub er Bremsstrahlung im Kalorimeter stark unterdr
uckt, erreichen
die meisten Myonen ohne wesentlichen Energieverlust die Myonenkammern, die das
hadronische Kalorimeter umgeb en. Das Myondetektorsystem sollte eine gute Messung
der Transversalimpulse der Myonen in einem Bereichvon 5 GeV bis hin zu 1000 GeV,
die b ei Myonen, die aus SUSY-Zerf
allen stammen, auftreten k
onnen, erm
oglichen.
Das Myonkammersystem
ub erdeckt einen
-Bereichvon
j
j
3
:
0 und ist in einen
Barrel-, einen
Ub ergangs- und einen End-Cap-Bereich zu b eiden Seiten der Strahl-
achse gegliedert. Die Kammern b enden sich in einem toroidalen Magnetfeld. Die
vom Wechselwirkungspunkt kommenden Myonen werden je nach Ladungsvorzeichen
zum Strahl hin - bzw. vom Strahl weg abgelenkt. Das Myonenkammersystem b esteht
ub er den gesamten Pseudorapidit
atsb ereich
j
j
<
3
:
0 aus drei Lagen ho chau
osender
Pr
azisionskammern. In einem Bereichvon
j
j
2
:
2 b enden sichschnell auszulesende
Triggerkammern, die mit ihrer Zeitinformation eine Zuordnung einer Myonensigna-
tur zu einem Bunch-Crossing liefern. Die Impulsmessung der Myonen erfolgt
ub er den
Kr
ummungsradius der Flugbahn im toroidalen Magnetfeld, die aus den drei Messungen
der Pr
azisionskammern rekonstruiert wird. Die Impulsau
osung wird auf
p
T
p
T
0
:
05
b ei 100 GeV und
p
T
p
T
0
:
1 b ei 1000 GeV abgesch
atzt. Die Pr
azisionskammern sind
in Form von Driftkammern (MDTs
8
) und in Strahln
ahe (
j
j
>
2
:
4) durch strahlungs-
harte Kato denstreifenkammern (CSCs
9
) realisiert. Als Triggerkammern werden Wi-
7
Die Masse eines Myons b etr
agt
m
= 105
:
66
MeV
. Da der Energieverlust infolge von Brems-
strahlung b eim Durchgang durch Materie prop ortinal zu
1
m
2
ist, ist der Energieverlust von Myonen
im Kalorimeter sehr gering.
8
Monitored Drift Tub e Chamb ers
9
Catho de Strip Chamb ers
18
η = 2.4
η = 2.0
η = 1.4
η = 1.05
η = 3.0 2
4
6
8
10
12 m
0
0246810121416182022 m
Praezisionskammern
Praezisionskammern Triggerkammern
Uebergangsbereich
Barrel-Bereich
End-Cap
Abbildung 1.10: Schematische Darstellung des Myonkammer Systems. Die Linien des
toroidalen Magnetfeldes verlaufen senkrecht zur Zeicheneb ene.
derstandsplattenkammern (RPCs
10
) im Barrel Bereich und TGCs
11
in den
Ub ergangs-
und End-Cap-Bereichen verwendet.
10
Resistive Plate Chamb ers
11
Thin Gap Chamb ers
19
Kapitel 2
Der ATLAS
Level-1-Kalorimetertrigger
2.1 Trigger- und Auslesesystem des ATLAS-Detek-
tors
Die vollst
andige Datenauslese des ATLAS-Detektors kann b ei einer Bunch-Crossing-
Rate von 40 MHz nicht b ei jedem Bunch-Crossing durchgef
uhrt werden. Dies w
urde
zu einer honungslosen
Ub erlastung der Ausleseelektronik und Sp eichermedien f
uhren.
Aufgab e eines Triggersystems ist es, die Detektorauslese zu steuern, indem nur Daten
derjenigen Bunch-Crossings ausgelesen werden, die interessante physikalische Signatu-
ren (siehe Kapitel 1.1.4) enthalten.
Das Triggersystem des ATLAS-Detektors ist in drei Stufen aufgebaut. Mustererken-
nungsalgorithmen
ub erpr
ufen die Daten nachphysikalischen Gehalt, wob ei die Kom-
plexit
at der Algorithmen von Stufe zu Stufe zunimmt, was durch die zur Verf
ugung ste-
hende Entscheidungszeit, die mit jeder Stufe anw
achst, erm
oglicht wird. Wird ein Er-
eignis von einer Triggerstufe akzeptiert, so werden die zugeh
origen Daten zur n
achsten
Stufe weitergereicht und eine detailliertere Ereignisrekonstruktion durchgef
uhrt. Wird
ein Ereignis von allen drei Triggerstufen akzeptiert, wird es f
ur die sp
atere o-line-
Analyse abgesp eichert. Auf diese Weise l
at sich die Rate der akzeptierten Ereignisse
von Stufe zu Stufe sukzessive erniedrigen (siehe Figure 2.1).
2.1.1 Level-1-Trigger
Nach jedem Bunch-Crossing werden Daten vom Detektor zum Level-1-Trigger, der
ersten der drei Triggerstufen, geleitet, der mittels einfacher Selektionskriterien die Er-
eignisrate von der 40 MHz Bunch-Crossing-Rate auf 100 kHz erniedrigen soll. Wie
in Kapitel 1.1.3 b eschrieb en, nden pro Bunch-Crossing durchschnittlich 25 Proton-
Proton-Streuungen mit kleinem Impuls
ub ertrag statt. Dies entspricht einer Anzahl
von 10
9
Ereignissen pro Sekunde. Die erste Triggerstufe mu deshalb die Ereignisrate
um den Faktor 10
4
bis 10
5
auf eine Rate von 100 kHz reduzieren, die durch die Ein-
20
gangsrate des Level-2-Triggers vorgegeb en ist. Um die hohe Datenrate b ew
altigen zu
k
onnen, verwendet der Level-1-Trigger Daten aus dem Kalorimeter und den Myonkam-
mern mit reduzierter Granularit
at. Die Energien, die in einem Bereichvon 0
:
1
0
:
1in
im Kalorimeter dep oniert sind, werden zu sogenannten Triggertowern zusam-
mengefat und summiert. Die Triggerentscheidungen b eruhen hierb ei auf Schwellen,
die auf die Transversalenergie von Jets, isolierten elektromagnetischen Schauern im
elektromagnetischen Kalorimetern, Myonen sowie auf den fehlendem Transversalim-
puls in der globalen Vektorsumme gesetzt werden. Informationen
ub er Teilchenspuren
aus dem Inneren Detektor werden f
ur den Level-1-Trigger nicht herangezogen.
buffer
level 2
(fest)
2µs2 µs
(fest)
1-10 ms
(variabel)
Speicher
Massen
40 MHz
event
builder
level 3
RoI
pipeline
Speicher
front end
Innerer
Detektor e.m. + hadr.
Kalorimeter Myon
Kammern
level 1
Kalo. Myon
10 - 100 Hz
100 Hz - 1 kHz
10 - 100 kHz
Abbildung 2.1: Schema des dreistugen Aufbaus des ATLAS-Triggersystems. Am
rechten Bildrand ist die Ereignisrate zwischen den einzelnen Triggerstufen aufgef
uhrt.
Die kurze Zeit, die f
ur eine Level-1-Triggerentscheidung zur Verf
ugung steht, er-
fordert es, da die Triggeralgorithmen auf dieser Triggerstufe als elektronische Schal-
tungen implementiert sind. Die Daten aus den Kalorimetern und den Myonkammern
21
werden in unterschiedlichen detektorsp ezischen Prozessoren verarb eitet. Die dort ge-
wonnenen Informationen werden an eine zentrale Level-1-Triggereinheit weitergegeb en,
die daraus eine Triggerentscheidung f
allt. Die Latenzzeit, die b en
otigt wird, um die
Daten aus den Detektoren auszulesen, zum Level-1-Trigger zu senden und dort zu
verarb eiten, b etr
agt 2
s
. W
ahrend dieser Zeit werden die kompletten Daten aller
Sub detektoren ausgelesen und in Pip eline Sp eichern zwischengesp eichert. Die Latenz-
zeit von 2
s
erfordert es, da Daten aus 80 aufeinanderfolgenden Bunch-Crossings in
Pip eline-Sp eichern gesp eichert werden, was die L
ange der Pip eline-Sp eicher festlegt
1
.
Hat der Level-1-Trigger ein Bunch-Crossing akzepiert, so werden die Daten aus den
Pip eline-Sp eichern ausgelesen und in einem Level-2-Buer abgelegt. Eine zweite Auf-
gab e der ersten Triggerstufe b esteht darin, sogenannte Regions-Of-Interest (ROIs) zu
b estimmen und an den Level-2-Trigger weiterzugeb en. Es handelt sich hierb ei um die
Ortsangab e der Detektorb ereiche, die interessante Signaturen enthalten.
2.1.2 Level-2-Trigger
Hat ein Bunch-Crossing die erste Triggerstufe erfolgreich passiert, werden die Daten
aus den Level-2-Buern, die zu den vom Level-1-Trigger identizierten ROIs geh
oren,
ausgelesen und an die zweite Triggerstufe
ub ergegeb en. Nur diese Daten werden f
ur
die Level-2-Triggerentscheidung herangezogen. Dies erlaubt die Verwendung von ver-
feinerten Mustererkennungsalgorithmen, die mit Daten mit maximaler Granularit
at
arb eiten. Es werden jetzt auch Spurinformationen aus dem Inneren Detektor ver-
wendet. Die Level-2-Triggeralgo rithmen sind als Programme auf parallel arb eitenden
Prozessoren implementiert. Da die Triggerentscheidungen auf lokalen Kriterien, die aus
den ROIs gewonnen werden, basiert, k
onnen nichtnur Ereignisse, die zu unterschiedli-
chen Bunch-Crossings geh
oren, sondern auchROIs eines Ereignisses auf verschiedenen
Mikroprozessoren des Level-2-Triggers parallel verarb eitet werden. Die Entscheidungs-
zeit, die der Prozessor-Cluster b en
otigt, variiert je nach Komplexit
at der Signaturen
zwischen 1 und 10 ms. Insgesamtmu die zweite Triggerstufe eine Reduzierung der
Ereignisrate um den Faktor 100 auf ca. 1 kHz erreichen.
2.1.3 Level-3-Trigger
Ist ein Ereignis auchvon der zweiten Triggerstufe akzeptiert, wird der komplette Daten-
satz, der zu dem b etreenden Bunch-Crossing geh
ort, aus den Level-2-Buern an den
Event-Builder des Level-3-Triggers weitergegeb en. Dieses Schalt-Interface erm
oglicht
es, die Daten von b eliebigen Sub detektoren zu allen Prozessoren der Level-3-Prozessor-
Farm zu leiten. Dort geschieht eine vollst
andige Rekonstruktion des Ereignisses. Die
Selektion erfolgt nach Kriterien
ahnlich den Algorithmen der o-line-Analyse, die auf
relevanten physikalischen Gr
oen wie b eispielsweise Jetenergien, Teilchen-4er-Impulse
und invarianten Massen b eruhen. Die Datenreduzierung kann auf dieser Triggerstufe
1
Die Pip eline-Sp e icher bieten Platz zur Sp eicherung der Daten von 100 aufeinanderfolgender
Bunch-Crossings. Der
Ub erlapp von 20 Bunch-Crossings bietet Sicherheit b ei
Anderungen der Level-
1-Latenzzeit.
22
auf zwei Weisen erfolgen. Zum einen wird wie in den vorhergehenden Triggerstufen
anhand der neu gewonnenen Information die Rate der akzeptierten Ereignisse erneut
reduziert, zum anderen kann der Datenumfang eines akzeptierten Ereignisses verringert
werden, da nicht immer die Auslese des vollst
andigen Datensatzes von ca. 1 MByte Um-
fang von Interesse ist. Eine Sp eicherrate auf Magnetband zur sp
ateren o-line-Analyse
von 10 bis 100 Mbyte/s wird als durchf
uhrbar angesehen, womit die Ereignisrate, die
auch die dritte Triggerstufe erfolgreich durchlaufen darf, entsprechend auf maximal
100 Hz b egrenzt ist. Die Latenzzeit darf auf dieser Stufe bis zu einer Sekunde b etra-
gen. Dies ist m
oglich, weil wie auf der zweiten Triggerstufe Ereignisse verschiedener
Bunch-Crossings parallel verarb eitet werden k
onnen.
Die Algorithmen der zweiten und dritten Triggerstufe sind zu jeder Zeit der Ent-
wicklung des ATLAS Triggers und Detektors sowie w
ahrend des sp
ateren LHC-Betrieb es
mo dizierbar.
2.2 Level-1-Triggeralgorithmen
Die erste Triggerstufe mu eine Reduzierung des Untergrundes um einen Faktor 10
4
,
10
5
b ewirken. Um dies zu erreichen, wird nachTeilchen mit hohem Transversalim-
puls gesucht. Zu diesen geh
oren einzelne Leptonen und Photonen, die einen Schauer
im elektromagnetischen Kalorimeter erzeugen, Teilchenjets und neutrale Teilchen, die
keine Energie im Kalorimeter hinterlassen und so zu einem fehlenden Anteil in der glo-
balen Vektorsumme des Transversalimpulses f
uhren (siehe Kapitel 1.1.2). In Tab elle
2.1 sind einige Beispiele f
ur interessante Ereignisse mit ihren Selektionskriterien im
Level-1-Trigger aufgelistet.
Proze Signatur im Level1Trigger
H
0
,!
1
; E
T
>
40
GeV
2
; E
T
>
20
GeV
H
0
,!
ZZ
,!
l
+
l
,
l
+
l
,
2
e; E
T
>
20
GeV
o der 2
; E
T
>
6
GeV
H
0
,!
ZZ
,!
l
+
l
,
l
+
l
,
1
e; E
T
>
30
GeV
1
; E
T
>
20
GeV
W
0
;Z
0
,!
j ets
1
j et; E
T
>
150
GeV
QCD Studien, Multijets 3
j ets; E
T
>
150
GeV
SU SY
,!
j ets
3
j ets; E
T
>
150
GeV
+
E
miss
T
>
200
GeV
Tab elle 2.1: Beispiele f
ur interessante erwartete Ereignisse mit den zugeh
origen f
ur den
Level-1-Trigger relevanten Signaturen
Myonimpulse werden mit dem Myonkammersystem gemessen. Die Spurrekonstruk-
tionen b eruhen dort auf Koinzidenzen verschiedener Myontriggerkammern, woraus die
Impulse der Myonen abgesch
atzt werden k
onnen. Die Informationen werden zu einer
separaten Myontriggerelektronik geleitet. Die Suche nach Elektronen, Photonen und
23
Jets sowie die Summierung der Transversalenergien f
ur die
E
miss
t
-Berechnung wird
von dem Level-1-Kalorimetertrigger
ub ernommen. Sowohl im Myontrigger als auch
im Kalorimetertrigger werden die Energien der jeweiligen physikalischen Ob jekte mit
Schwellen verglichen und auf diese Weise Energieklassen zugeteilt. Diese kompakte
Klasseninformation wird an eine zentrale Level-1-Triggerlogi k weitergegeb en, die die
Triggerentscheidung f
allt.
Zentrale Trigger
Logik
e/γET
miss
Front-end
Systeme Trigger
Level 2
Level-1-Trigger
Kalorimeter Myon Detektor
ATLAS - Detektor
jet
Kalorimeter Trigger
Prozessor Prozessor
Trigger
Myon
µ
RoI Einheit
Timing, Steuerung
Abbildung 2.2: Blo ckschaltbild des Level-1-Triggers
Wie in Tab elle 2.1 zu erkennen ist, sind die Energieschwellen, die isolierte Elektro-
nen o der Photonen erf
ullen m
ussen, deutlich niedriger als die Schwellen f
ur Jets. Ein
Triggeralgorithmus mu daher einzelne Photonen und Elektronen von Jets trennen
k
onnen. Auerdem sollte ein Triggeralgori thmus in der Lage sein, die Multiplizit
aten
der physikalischen Ob jekte zu b estimmen, da b ei h
oheren Multiplizit
aten (
>
1) nied-
rigere Energieschwellen sinnvoll sind.
2.2.1
e
=
-Algorithmus
Elektronen und Photonen dringen, wie in Kapitel 1.2.2 erkl
art wurde, nicht allzu tief in
das Kalorimeter ein und dep onieren daher ihre Energie vollst
andig im elektromagneti-
schen Kalorimeter, indem sie elektromagnetische Schauer ausl
osen. Die Elektronen und
Photonen, die b ei den interessierenden Zerf
allen schwerer Teilchen entstehen, treten iso-
liert auf. Sie sind von den Elektronen und Photonen, die in Teilchenjets enthalten sind
24
o der von Photonen, die aus dem Zerfall neutraler Pionen stammen, zu unterscheiden.
Eb enso m
ussen sie auchvon isolierten Hadronen, die eb enfalls b eim Durchgang durch
das elektromagnetische Kalorimeter einen Teil ihrer Energie abgeb en, getrenntwerden.
Die transversale Ausdehnung eines elektromagnetischen Schauers ist deutlich kleiner
als die Ausdehnung eines hadronischen Schauers und eb enfalls kleiner als der relativ
groe
Onungswinkel eines Teilchenjets. Wenn nun gefordert wird, da die Energie,
die im elektromagnetischen Kalorimeter gemessen wird, auf eng b egrenzte Bereiche in
b eschr
ankt ist, auerhalb derer die Energiedep osition gering ist, k
onnen elektro-
magnetische Schauer, die durch isolierte Elektronen bzw. Photonen ausgel
ost worden
sind, von den Schauern getrenntwerden, die durch zu Jets geh
orende Teilchen o der
Photonen, die aus Pionzerf
allen stammen, ausgel
ost wurden. Elektronen und Photonen
werden in der Regel b ereits im elektromagnetischen Kalorimeter vollst
andig absorbiert,
w
ahrend Hadronen meist den Hauptanteil ihrer Energie erst im hadronischen Kalori-
meter abgeb en. Ein weiteres Unterscheidungsmerkmal f
ur isolierte Elektronen und
Photonen ist deshalb, da im Bereich des hadronischen Kalorimeters, der sich hinter
den Zellen des elektromagnetischen Kalorimeters b endet, in denen eine Energiedep o-
sition gemessen wurde, nur sehr wenig Energie dep oniert ist. Der Algorithmus b esteht
also aus der gleichzeitigen Erf
ullung folgender Bedingungen:
1. Die Energiedep osition in einem eng b egrenzten Bereich des elektromagnetischen
Kalorimeters mu eine Triggerschwelle
ub ersteigen.
2. Die Energie, die in einem Bereich des elektromagnetischen Kalorimeters um dieses
Zentrum herum gemessen wird, mu unterhalb eines Energiewertes liegen. (1.
Isolationskriterium)
3. Die Energiesumme, die in dem entsprechenden Bereich des hadronischen Kalori-
meters dep oniert ist, mu eb enfalls sehr gering sein. (2. Isolationskriterium)
2.2.2 Jetalgorithmus
Jets stellen aufgrund des hohen Wirkungsquerschnittes der starken Wechselwirkung
den dominierenden Proze dar. Der Jettrigger ist daher untergrundfrei. Wichtigste
Aufgab e eines Jettriggers ist es, eine m
oglichst genaue Absch
atzung der gesamten Jet-
energie zu ermitteln. Hierzu werden die Energien in Bereichen des elektromagnetischen
und hadronischen Kalorimeters zun
achst f
ur b eide Kalorimetertyp en getrennt aufsum-
miert und anschlieend b eide Werte addiert. Bei der letzten Addition m
ussen b eide
Beitr
age entsprechend dem
e=
-Verh
altnis gewichtet werden. Die Energiesumme, die
man hieraus erh
alt, mu eine Triggerschwelle
ub ersteigen. Die G
ute eines Jettriggers,
d.h. die Ezienz, Jets, die
ub er der Schwelle liegen, zu akzeptieren und Jets mit ge-
ringerer Energie zu unterdr
ucken, ist nun durch die Genauigkeit b estimmt, mit der
die Jetenergie abgesch
atzt werden kann. In der (
; phi
)-Eb ene b esitzt ein Jet eine
ann
ahernd runde Querschnitts
ache. Der entscheidende Parameter, der in die Ener-
gieabsch
atzung eingeht, ist die Gr
oe des Fensters, in dem die Energien summiert
werden. Ein zu kleiner Bereichw
urde zu einer Untersch
atzung der Jetenergie f
uhren,
25
w
ahrend b ei einem zu gro gew
ahlten Fenster zu viel Untergrund f
alschlicherweise mit
zur Jetenergie gez
ahlt w
urde.
Ein weiterer Faktor, der die Ezienz des Jettriggers mitb estimmt, ist der
Ub er-
lappungsgrad b enachbarter Bereiche. Ist dieser zu gering o der
ub erschneiden sich die
Fenster
ub erhaupt nicht, so kann es dazu kommen, da ein Jet, dessen Energie eigent-
lich
ub er der Triggerschwelle liegt, auf zwei o der mehr Bereiche aufgeteilt wird, deren
Energiesummen sich alle unterhalb der Schwelle b enden und daher das Ereignis ab-
gewiesen wird. Auf der anderen Seite reduziert eine groe
Ub erschneidung der Fenster
die Geschwindigkeit des Algorithmus, weil die Anzahl der Summenbildungen steigt
und auch die Bestimmung der Jetmultiplizit
at erschwert wird. Ein Problem n
amlich,
das durch den
Ub erlapp der Summationsb ereiche auftaucht, ist die Mehrfachz
ahlung
eines einzelnen Jets, der in mehreren sich
ub erlapp enden Fenstern gen
ugend Energie
dep oniert hat. Die Bestimmung der ROI-Ko ordinaten ist in diesem Fall eb enfalls nicht
mehr eindeutig. Eine Beschreibung der Declustering-Algorithmen, die diese Probleme
b eheb en, b endet sich in den Kapiteln 2.4.2 und 2.4.3 . Da die Jetrate stark mit ab-
nehmendem Transversalimpuls zunimmt, ist die richtige Wahl der Triggerschwelle von
groer Bedeutung. Eine zu kleine Schwelle kann zu unakzeptierbar hohen Triggerraten
f
uhren. Um eine optimale Wahl dieser Parameter zu nden, sind Simulationsstudien
durchgef
uhrt worden. Eine Bescheibung dieser Untersuchungen ndet sich in Kapitel
2.4.4.
2.2.3
E
miss
t
-Algorithmus
Zur
E
miss
t
-Bestimmung m
ussen alle Transversalenergien, die aus den Energiedep ositio-
nen in den Kalorimeterzellen b erechnet werden, durch Multiplikation mit dem Sinus
bzw. Cosinus des Azimutwinkels
in eine
E
x
und eine
E
y
Komp onente aufgespalten
werden. Diese Werte werden getrennt summiert und die b eiden Summen quadratisch
addiert.
Zu den Faktoren, die die Ezienz des
E
miss
t
-Triggers b eeinussen, z
ahlt in erster
Linie der Pseudorapidit
atsb ereich, der zur Summation hinzugezogen wird. Jets, die in
kleinen Winkeln zur Strahlrichtung liegen und daher nicht mehr in die
E
t
-Summation
mit einb ezogen werden, erzeugen einen falschen
E
miss
t
-Beitrag. Aus diesem Grund ist
es von Vorteil, einen m
oglichst groen Pseudorapidit
atsb ereichzu
ub erdecken. Weiter-
hin ist die Behandlung der Rapidit
atsl
ucken innerhalb des ATLAS-Kalorimeters infolge
passiven Detektormaterials von Bedeutung. Auch die Granularit
at in
der Segmente,
die zur Aufspaltung der Transversalenergie in
E
x
und
E
y
benutzt werden, nimmt Ein-
u auf die Ezienz des
E
miss
t
-Triggers. Eine zu grob e Granularit
at f
uhrt zu Ener-
gieverschiebungen, die die Aufsummierung verf
alschen k
onnen. Auf der anderen Seite
steigt mit kleiner werdender Segmentierung die Aufwendigkeit der Berechnungen.
2
Ein
weiterer Untergrund f
ur den
E
miss
t
-Trigger wird durchkosmische Teilchen und Wech-
selwirkungen von Strahlteilchen mit Restgasatomen innerhalb der Strahlr
ohre hervor-
2
Die Sinus- und Cosinus-Bildung erfolgt in den Triggerprozessoren
ub er Lo ok-Up-Tables (LUT),
die viel Platz auf dem Chip erfordern. Je kleiner die Segmentierung gew
ahlt ist, desto l
anger werden
diese LUTs.
26
gerufen. Aus diesen Gr
unden wird der
E
miss
t
-Trigger in der Regel in Kombination mit
anderen Triggern verwendet. F
ur eine exklusiveTriggerung auf
E
miss
t
mu die Trigger-
schwelle gen
ugend ho ch gesetzt werden, damit der Untergrund weitgehend unterdr
uckt
wird.
2.3 Aufb ereitung der Kalorimeterdaten f
ur den Level-
1-Kalorimetertrigger
Um die technische Realisierung des Level-1-Triggers zu verstehen, ist es n
utzlich, sich
etwas mit dem Datenformat und der Aufb ereitung der Kalorimeterrohdaten f
ur die
Level-1-Eingangsdaten zu b efassen. Wie schon im ersten Abschnitt dieses Kapitels ge-
sagt, werden die Energiedep ositionen innerhalb der Segmente, die in einer Umgebung
von 0
:
1
0
:
1in
liegen, zu Triggertowern addiert. Es wird ein Pseudora-
pidit
atsb ereichvon
j
j
<
3
:
2verwendet, womit das gesamte elektromagnetische und
das hadronische Kalorimeter bis auf die Vorw
artskalorimeter einb ezogen sind
3
. Es ist
vorgesehen, die Signale analog f
ur b eide Kalorimetertyp en getrennt zu summieren.
Erst nach der Summation werden die Signale digitalisi ert, wob ei no ch oen ist, ob
die Digitalisi erung direkt am Detektor o der im Trigger-Kontrollraum realisiert werden
soll. Ein Ansatz sieht b eispielsweise vor, die analogen Signale optisch
ub er die ca. 80
m zum Kontrollraum zu
ub ertragen, wo sie wieder in elektrische Signale konvertiert
und anschlieend digitalisi ert werden [9]. Auch der dynamische Bereich der Digitali-
sierung ist zur Zeit no ch in Diskussion. Zur Zeit erscheint ein dynamischer Bereich
von 8 Bit technisch realisierbar. Die digitalisi erten Signale werden zu Lo ok-Up-Tables
(LUTs) geleitet, in denen die Kalibration und die Wichtung von der totalen Energie zur
Transversalenergie durchgef
uhrt wird. Man erh
alt so einen 8-Bit breiten Wert f
ur die
Transversalenergie, wob ei das LSB
4
einer Energie von 1 GeV entspricht. Ein Nachteil
hierb ei ist, da hohe Energiewerte von
ub er 255 GeV b ei dieser Energie abgeschnitten
werden. Eine z.Z. diskutierte M
oglichkeit, um den dynamischen Bereich
ub er diese
255 GeV hinaus zu erweitern, ohne h
oher au
osende ADCs verwenden zu m
ussen,
b esteht darin, eine Verst
arkung der analogen Signale mit logarithmischer o der quadra-
tischer Verst
arkungskennlinie zu verwenden. Im niedrigen Energieb ereich bleibt die
hohe Au
osung erhalten. Bei der Kalibration in den Lo ok-Up-Tables werden in diesem
Fall die digitalisi erten Daten wieder liniarisiert.
Nach der Digitalisi erung werden die Daten dem zugeh
origen Bunch-Crossing zu-
geordnet. Die analogen Signalpulse erstrecken sich
ub er einen Zeitraum von bis zu
25 Bunch-Crossings. Hohe Pulse k
onnen wegen ihrer langsamen Signalabfalls zeit da-
her Sig/-nale nachfolgender Bunch-Crossings
ub erlagern. In einem BCID
5
-Algorithmus
wird f
ur jeden Kanal der Energiewert, der das Maximum des Kalorimeterpulses enth
alt,
herausgesucht und zum Trigger weitergegeb en, w
ahrend die anderen Werte unterdr
uckt
3
F
ur den
E
miss
t
-Algorithmus werden eventuell auch Daten aus den hadronischen Vorw
artskalori-
metern hinzugezogen, um den Pseudorapidit
atsb ere ich auf
j
j
<
4 o der 5 auszudehnen.
4
Least Signicant Bit
5
Bunch Crossing Identication
27
werden. Ohne BCID w
urde ein einziger zu einem Bunch-Crossing geh
orender Signal-
puls den Level-1-Trigger f
ur mehrere aufeinanderfolgende Bunch-Crossings erreichen.
oder
Energie in jedem
Kalorimetersegment
64x64 Energien in Triggerzellen
jeweils fuer e.m. und had. Kalo.
(analog)
FERMI
64x64 Energien in Triggerzellen
jeweils fuer e.m. und had. Kalo.
(digital)
Kalibrierte Transversalenergien
nur Maxima durchgelassen
Multiplexer
serielle 800 Mbit/s Signale
e.m. und had. Daten auf einem Kanal
hier Uebertragung
Detektor - Kontrollraum
moeglich bei separatem Aufbau
E -Wichtung
+
t
Kalorimeter
Summation
Level-1-Kalorimetertrigger
analoge
zu Triggertowern
Digitalisierung
Look-Up-Table
Kalibration
Bunch-Crossing
Identifizierung
Abbildung 2.3:
Ub ertragungskette der Signale vom Kalorimeter zum Level-1-Trigger
Bevor die Transversalenergiedaten den Level-1-Trigger erreichen, werden alle Werte
unter 1 GeV auf null gesetzt, um den physikalischen Untergrund und das elektronische
Rauschen auf der Transversalenergie, das im zentralen Bereich(
j
j
= 0) ungef
ahr
300-400 MeV pro Triggerzelle b etr
agt [8] und zu einer St
orung der Isolationsmessun-
gen der Triggeralgori thmen f
uhrt, zu unterdr
ucken. F
ur die technische Ausf
uhrung
der b eschrieb enen Prozesse existieren zwei Konzepte. Eine L
osung siehtvor, die ver-
schiedenen Schritte diskret auf separate Einheiten (FADCs, BCID-ASICs, LUTs ...)
zu verteilen, w
ahrend in der anderen Realisierungm
ogli chkeit die Datenaufb ereitung
vollst
andig auf einem Multi-Chip-Mo dul e integriert wird (FERMI, [10]).
Die Triggeralgorith men erhalten also jeweils eine 64
64 Matrix mit 8-Bit breiten
Transversalenergiewerten f
ur b eide Kalorimetertyp en als Eingangsdaten. Um die An-
zahl der Kab el zu reduzieren, werden die Daten serialisiert und f
ur b eide Kalorimeterty-
p en auf einen Kanal multiplext. Mit den vier Kontrollbits des
Ub ertragungsprotokolls
erh
alt man so eine Anzahl von 20 Bits pro Bunch-Crossing f
ur jeden Eingangskana l.
Die Datenrate pro seriellem
Ub ertragungskanal b etr
agt somit 800 Mbit/s.
28
2.4 Der Level-1-Kalorimetertriggerprozessor
Zur Umsetzung der Level-1-Kalorimetertriggeral gori thmen gibt es zwei konkurrierende
Ans
atze. Bei dem im Technischen Prop osal [5]vorgestellten Ansatz (kurz: TP-Design)
[8] sind die verschiedenen Algorithmen in getrennten Mo dulen implementiert, wob ei
die Aufgab en aufgeteilt werden auf Jetmo dule, elektromagnetische Cluster-Mo dule,
E
miss
t
-Mo dule, Decluster-Mo dule f
ur Jet bzw.
e=
-Algorithmus. Das zweite Pro jekt
siehtvor, s
amtliche Algorithmen auf einem Prozessor-ASIC zu vereinen. Ein ASIC
verarb eitet die Daten, die zu einem 4
8Triggerzellenb ereich innerhalb der 64
64-
Matrix geh
oren. Zur Realisierung der Isolationskriterien und Decluster-Algorithmen
ben
otigt jeder ASIC Informationen aus zwei weiteren Randspalten und Randzeilen, also
insgesamt Daten aus einer 8
12-Matrix. Da sich diese Diplomarb eit in erster Linie
mit Komp onenten dieses zweiten kompakten Designs b esch
aftigt, wird das TP-Design
nichtn
aher b eschrieb en. F
ur die Jettriggeralgorithmen, die sich zwischen den b eiden
Ans
atzen unterscheiden, sind Simulationstudien durchgef
uhrt worden. Aus diesem
Grund ndet sich in Kapitel 2.4.2 neb en der Beschreibung des Jettriggers im kompakten
Design auch eine Darstellung des konkurrierenden Pro jekts.
2.4.1 Implementation des e/
-Algorithmus
Die Implementation des
e=
-Algorithmus im Kompakten Design ist in Abbildung 2.4
dargestellt. Die drei in Kapitel 2.2.1 aufgef
uhrten Bedingungen zur Erkennung isolier-
ter Schauer im elektromagnetischen Kalorimeter sind hier ausgedr
uckt durch:
1. Die Energiesumme innerhalb eines Triggerzellenpaares dient als Absch
atzung der
urspr
unglichen Elektron- bzw. Photonenergie, womit b er
ucksichtigt wird, da
ein Elektron bzw. Photon den Detektor im
Ub ergangsb ereich zwischen zwei
Triggertowern treen kann und seine Energie daher auf zwei b enachbarte Zellen
aufteilt. Diese Energiesumme mu eine Triggerschwelle
ub ersteigen.
2. Erstes Isolationskriterium: Die Summe in einem 4
4Triggerzellenring des elek-
tromagnetischen Kalorimeters, der das Zellenpaar umschliet, mu unterhalb ei-
ner Schwelle liegen.
3. Zweites Isolationskriterium: Die Gesamtenergie in der 4
4Triggerzellenmatrix
des hadronischen Kalorimeters, die hinter dem Isolationring der zweiten Bedin-
gung liegt, darf eb enfalls einen Schwellenwert nicht
ub ersteigen.
Zu jeder Triggerzelle werden die vier Paare mit den b enachbarten Zellen gebildet
und die Energiesumme dieser Zellenpaare (Abbildung 2.4 a) b erechnet. Der maxi-
male Wert dieser vier Summen dient als Absch
atzung der Elektron- bzw. Photon-
energie. Dieser wird mit sieb en programmierbaren Energieschwellen verglichen und
entsprechend klassiziert, was einen 3-Bit-Ko de ergibt. Als erstes Isolationskrite-
rium innerhalb des elektromagnetischen Kalorimeters werden die Energien in 4
4-
Triggerzellenringen aufsummiert. Einem maximalen Zellenpaar k
onnen, wie in Bild
29
2.4 durch Pfeile angedeutet ist, zwei solcher Ringe zugeordnet werden. Der Ring,
der die geringere Summe b esitzt, wird als Isolationsring verwendet. Die dort dep o-
nierte Energie wird mit drei Schwellen (2-Bit-Ko de) verglichen und auf diese Weise
in vier Energieklassen eingeteilt. Als dritte Bedingung (2. Isolationskriterium) wird
die Energiesumme in der 4
4-Triggerzellenmatrix des hadronischen Kalorimeters, die
sich genau hinter dem verwendeten Isolationsring b endet, gebildet und eb enfalls in
vier Energieklassen eingeteilt (2-Bit-Ko de). Zur Vermeidung einer Mehrfachz
ahlung
eines einzelnen elektromagnetischen Schauers, dadurch da das gleiche Zellenpaar zwei
verschiedenen Triggerzellen zugeordnet wird o der sich der elektromagnetische Schauer
auf mehrere Zellen verteilt, wird eine zus
atzliche Bedingung eingef
uhrt. Die Trigger-
zelle, die einen elektromagnetischen Schauer enth
alt, mu einen Maximalenenergiewert
innerhalb einer 3
3-Triggerzellenumgebung annehmen. Hierdurch wird eine Mehr-
fachz
ahlung vermieden und eine eindeutige Angab e der ROI-Ko ordinaten gew
ahrlei-
stet.
R
E
had.
E
R
R
R
R
max E> s1
Paar
E min < s2
E
Ring
E<
s3
Bedingung a) Bedingung b) Bedingun c)
im e.m. Kalorimeter im e.m. Kalorimeter
0.4 x 0.4 Feld
im hadronischen Kalorimeter
Triggerzellenpaar Isolationsring
R
R
R
R
R
R
R
Abbildung 2.4: Darstellung der f
ur den Elektron/Photon Triggeralgorithmus relevan-
ten Energiesummen. Die Energie in einem Zellenpaar mu eine Schwelle
ub erschreiten.
Die Energiesummen in dem Isolationsring bzw. im entsprechenden Bereich des hadro-
nischen Kalorimeters mu jeweils unterhalb gesetzter Grenzwerte liegen.
30
Als Ergebnis dieses Algorithmus erh
alt man f
ur jede Triggerzelle eine Information
von 8 Bits. Insgesamt sieb en werden f
ur die Klassikation der drei eb en b eschrieb enen
Energiesummen b en
otigt. Das achte Bit gibt an, ob die Triggerzelle die Maximumsb e-
dingung innerhalb der 3
3-Nachbarschaft b esitzt. Diese Information wird, nachdem
sie in Lo ok-Up-Tables, die auf dem Triggerprozessor integriert sind, in einen soge-
nannten Feature-Ko de umgewandelt und zur zentralen Triggerlogik weitergeleitet. Der
Feature-Ko de charakterisiert jede Zelle mit ihrem physikalischen Inhalt, wie z.B.:
e
=
mit groer Energie gut isoliert o der
e
=
mit mittlerer Energie schlecht isoliert o der
ahnliche Information. Die Verwendung verschiedener Energieschwellen innerhalb des
Prozessor-ASICs erlaubt eine anpassungsf
ahi ge Wahl der Triggerkriterien. So k
onnen
b eispielsweise f
ur Elektronen o der Photonen mit sehr hohem Transversalimpuls die
Isolationsb eding ungen abgeschw
achtwerden, da die Ausdehnung elektromagnetischer
Schauer mit steigender Energie zunimmt.
Um den Algorithmus ezient zu gestalten, werden die Energiesummen der Zellen-
paare, Isolationringe und 4
4-Matrizen des hadronischen Kalorimeters nicht zu jeder
Referenztriggerzelle erneut b erechnet. Vielmehr werden zun
achst alle die Summen ge-
bildet, die in dem Kalorimeterb ereich liegen, die von dem jeweiligen Triggerprozessor
b earb eitet werden. Diese Werte werden dann den entsprechenden Triggerzellen zuge-
ordnet. Da eine Energiesumme jeweils mehreren Referenzzellen zugeordnet ist, kann
auf diese Weise die Anzahl der b en
otigten Summationen erniedrigt werden.
2.4.2 Implementation des Jetalgorithmus im kompakten De-
sign
Im kompakten Design werden zur Absch
atzung der Jetenergien die Energien innerhalb
einer 4
4Triggerzellenmarix, also 0
:
4
0
:
4in
, des hadronischen und elek-
tromagnetischen Kalorimeters zun
achst f
ur b eide Kalorimetertyp en getrennt summiert
und anschlieend unter Ber
ucksichtigung der relativen Kalibration addiert. Die Wahl,
ein 4
4Fenster zu b enutzen, verkleinert den Rechenaufwand, da die Energiesummen
aus dem hadronischen Kalorimeter, die b ereits f
ur die Isolationsb eding ung des
e
=
-
Algorithmus b erechnet wurden, mitverwendet werden k
onnen. Der Abstand zwischen
den Fenstern ist zu 0.1 in
bzw.
gew
ahlt, womit die kleinstm
ogliche Schritt-
weite verwendet wird. Durch die stark
ub erlapp enden Summationsb ereiche kommt
es h
aug dazu, da durch einen Jet im Kalorimeter mehrere Energiesummen ob er-
halb der Jetschwellen liegen. Eine eindeutige Identizierung kann denno ch erfolgen,
indem das lokale Maximum dieser Energiensummen innerhalb einer 3
3 Umgebung
als Jetenergieabsch
atzung verwendet wird. Auf diese Weise wird der Jet eindeutig ei-
nem Fenster zugeordnet, womit die ROI-Ko ordinaten b estimmt sind. Zus
atzlich ist ein
weiterer Algorithmus implementiert, der b ei der Bestimmung der Jetmultiplizit
at eine
Mehrfachz
ahlung eines Jets verhindern soll. Dieser Algorithmus ist in Abbildung 2.5
dargestellt.
31
R
η
φ
binaeres Bild
R
Jet-Fenster
(elektromg. + hadr. Kalo.)
konvexe Ecken - konkave Ecken
4= Anzahl jets
E > ESchwelle
15 - 3
43= Beispiel:
Abbildung 2.5: Declustering Algorithmus zur Bestimmung der Jetmultiplizit
at, wie er
auf dem Triggerprozessor des kompakten Designs implementiert ist.
Die Energiesummen innerhalb der 4
4-Fenster sind einer Triggerzelle zugeordnet.
Es wird nun eine bin
are Karte der Jetenergieverteilung angelegt, in der die Zellen
markiert werden, deren zugeordnete Energiesumme
ub er der Triggerschwelle liegen. In
dieser Karte werden nun die konvexen und konkaven Ecken gez
ahlt. Dehnt man diese
Summationen auf die gesamte 64
64-Matrix aus und dividiert die Dierenz der b eiden
erhaltenen Summen durch vier, so kann das Ergebnis dieser Rechnung als Absch
atzung
der Jetmultiplizit
at verwendet werden, wie anhand des Beispiels in Bild 2.5 zu sehen
ist.
2.4.3 Implementation des Jetalgorithmus im TP-Design
Der Jettrigger, der im TP-Ansatz b enutzt wird, unterscheidet sichimwesentlichen
durch die mit 0
:
8
0
:
8in
gr
oeren Fenster, innerhalb denen die Energien
zur Absch
atzung der Jetenergien aufsummiert werden. Die Schrittweite zwischen zwei
b enachbarten Fenstern b etr
agt 0.4 in
bzw.
. Die Granularit
at, die diesem Algo-
rithmus zugrunde liegt, ist damit gr
ob er als im Algorithmus des kompakten Designs.
Zur Bestimmung der Jetmultiplizit
aten und der ROI-Ko ordinaten wird ein globaler
Algorithmus verwendet, d.h. Informationen aus allen Bereichen der 64
64 Trigger-
zellenmatrix werden zentral zusammengezogen und verarb eitet. Der Nachteil eines
globalen Algorithmus ist der hohe Datentransfer, der in diesem Fall notwendig ist. In
dieser Hinsicht ist daher eine gr
ob ere Granularit
at basierend auf 0
:
4
0
:
4 Zellen von
32
Vorteil. Zur Durchf
uhrung des Declusterings wird
ahnlich wie im kompakten Design, in
dem allerdings alle Mustererkennungsalgorithmen lokal auf einem ASIC durchgef
uhrt
werden, ein bin
ares Bild der Jetverteilungen erstellt. F
ur jede 0
:
4
0
:
4 Zelle wird
gepr
uft, ob die Energie des zugeh
origen 0
:
8
0
:
8 Jetfensters ob erhalb der Trigger-
schwelle liegt. Hierb ei wird jeweils der linkeuntere 0
:
4
0
:
4 Bereich des 0
:
8
0
:
8
Fensters als Referenzzelle verwendet. Es werden nur diejenigen 'getroenen' Zellen
akzeptiert, in deren Nachbarschaftsregion, wie sie in Abbildung 2.6 deniert ist, kein
weiterer Jet markiert ist. Durch diese Declustering-Bedingung wird auch die Ko ordi-
natenverschiebung durch die willk
urliche Wahl der linken unteren 0
:
4
0
:
4Unterzelle
als Referenzpunkt korrigiert. Man b eachte, da nicht immer unb edingt der Eintrag,
der zu dem 0
:
8
0
:
8-Fenster geh
ort, das die gr
ote Energiesumme enth
alt, b ei die-
sem Declustering-Algorithmus gefunden wird. Die Entscheidung, ob ein Ereignis die
Jettriggerb edingung erf
ullt, wird ab er hierdurch nicht b eeinut, weil alle in der Veto-
matrix markierten Zellen die Triggerb edingung erf
ullen.
00
0
0
11
1
1
R
Abbildung 2.6: Die Vetomatrix des Decluster-Algorithmus im separaten TP-Design.
2.4.4 Simulation
Ein Vergleich b eider Algorithmen f
ur die Realisierung des Jettriggers kann mit Hilfe
von Monte-Carlo-Simulatio nen durchgef
uhrt werden.
Die physikalischen Prozesse lassen sich durchWahrscheinlichkeiten, die sich durch
die Quantenmechanik b erechnen lassen, b eschreib en. Eine Monte-Carlo-Simulatio n
w
ahlt zuf
allig aus diesen Wahrscheinlichkeitsverteilungen der m
oglichen Prozesse einen
heraus. Auf diese Weise lassen sich die Streuprozesse zweier Teilchen schrittweise simu-
lieren. Die Anfangsenergie b eider Teilchen wird vor dem Sto vorgegeb en und anhand
der QCD-Matrixelemente die Wechselwirkung zweier Partonen miteinander b erechnet.
Die Impulse der Partonen vor dem Proze werden mit Hilfe der Strukturfunktionen, die
die Impulsverteilungen der Partonen innerhalb des Hadrons angeb en, b estimmt. F
ur
den Streuproze werden nur exakt b erechnete Matrixelemente niedrigster Ordnung ver-
wendet. Werden h
ohere Ordnungen b en
otigt, so werden diese
ub er das Parton-Schauer-
Mo dell b erechnet, das Partonverzweigungen (z.B.
q
!
gq
,
g
!
q
q
o der
g
!
gg
)unter
Verwendung der Altarelli-Parisi -G leichungen [12] b erechnet. In einem zweiten Schritt
33
der Simulation werden die Endzustandspartonen, die man aus dem harten Streuproze
und der Partonenschauerbildung erh
alt, wieder zu Hadronen zusammengef
ugt. Diese
Fragmentation b eruht auf dem Lund-String-Mo dell [13] (zur Hadronisierung siehe Ka-
pitel 1.1.2). Viele der erzeugten Hadronen sind instabil und zerfallen in weitere Teil-
chen. Als Resultat liefert das Monte-Carlo-Simulatio nspro gramm die Viererimpulse
aller Teilchen. Eine Auistung der Zwischenzust
ande (Partonen, zerfallende Teilchen)
kann eb enfalls ausgegeb en werden, so da die Entwicklung des Ereignisses rekonstruiert
werden kann.
Die im folgenden b eschrieb enen Simulationen sind mit dem Programmpaket
PY-
THIA 5.7
und
JETSET 7.4
[14 ] durchgef
uhrt worden. Es wurde keine Detektorsi-
mulation hinzugenommen, so da von einem idealen Detektor ausgegangen wird, der
alle Teilchenenergien vollst
andig mit. Der Untergrund, der durch die
Ub erlagerung
mehrerer inelastischer Ereignisse hervorgerufen wird (siehe Kapitel 1.1.2), wird in den
Simulationen nichtber
ucksichtigt. F
ur jedes Bunch-Crossing wird also immer nur ein
Ereignis erzeugt. Eb enso gehen die Pulsform und die Digitalis ierung der Detektor-
signale nicht in die Simulation ein. Alle Parameter, die in PYTHIA variiert werden
k
onnen, wurden auf ihren Standardwerten b elassen. Als Strukturfunktionen sind die-
jenigen von CTEQ2L [15 ] verwendet worden.
Zur Simulation der Triggeralgori thmen wurden die Transversalenergien der stabilen
Teilchen b erechnet und in die zugeh
origen Triggerzellen der 64
64 Zellenmatrix ein-
sortiert. Da die Jettriggeralgorithmen ausschlielich mit Kalorimeterdaten arb eiten,
wurden die Energien von Neutrinos und Myonen, die fast keine Energien im Kalorime-
ter dep onieren, nichtber
ucksichtigt. In 4
4 bzw. 8
8Triggerzellenb ereichen wurden
die enthaltenen Energien summiert und mit Triggerschwellen verglichen.
Ein wesentlicher Asp ekt des Jettriggers ist es, die hohen QCD-Ereignisraten zu
senken. Der Wirkungsquerschnitt f
ur die Jetpro duktion steigt mit abnehmender Ener-
gie der erzeugten Jets steil an. Die Triggerschwelle mu daher mindestens so ho ch
gew
ahlt sein, da die Ereignisrate in einem Gr
oenb ereich liegt, der mit dem Daten-
auslesesystem des Detektors verarb eitet werden kann. In Abbildung 2.7 sind die Ra-
ten der Ereignisse, die mindestens einen Jet enthalten, dessen Transversalenergie die
Triggerschwelle
ub erschreitet, b ei vorgesehner Luminosit
at von
L
=10
34
cm
,
2
s
,
1
in
Abh
angigkeit von der Triggerschwelle f
ur b eide Algorithmen dargestellt. Wie aufgrund
der Verwendung gr
oerer Fenster zu erwarten ist, ist die Triggerrate des separaten De-
signs geringf
ugig h
oher als die Rate, die mit dem Algorithmus des kompakten Designs
erzielt wird.
Um allerdings einen m
oglichst ob jektiven Mastab f
ur die G
ute der Algorithmen
zu erhalten, mu die wirkliche vom Detektor gemessene Jetenergie ermittelt werden.
F
ur diese Aufgab e wurde der in PYTHIA enthaltenen Kegelalgorithmus (
LUCELL
)
verwendet. Dieser Algorithmus teilt einen vorgegeb enen Bereich in der (
;
)-Eb ene
in Zellen ein und f
ullt diese mit den Transversalenergien der Teilchen, deren Flugbahn
durch diesen Raumb ereichf
uhrt. Ausgehend von der Zelle, die die maximale Ener-
gie enth
alt, werden s
amtliche Energien, die in Zellen in einem Kreisgebiet um diese
Ausgangszelle liegen, aufsummiert. Der gleiche Ablauf wird nun unter Verwendung
derjenigen Zellen, die no chzu keinem solchen Kegel zugeordnet worden sind, so lange
34
wiederholt, bis keine Einzelzelle
ubrig geblieb en ist, deren Energieinhalt
ub er einem
festgelegten Energiewert liegt. Die so erhaltenen Energiesummen dienen als Ma f
ur
die Jetenergien. Der Radius dieses Summationsb ereiches, die Granularit
at der Zel-
leneinteilung und die Schwelle der Energie innerhalb einer Einzelzelle k
onnen variiert
werden. Da ein Jet in der (
;
)-Eb ene eine ann
ahernd kreisf
ormige Form hat,
ub er-
deckt der Summationsb ereich des Kegelalgorithmus den Jet deutlich b esser als die
quadratischen Fenster der Triggeralgorithmen.
raten
10 -3
10 -2
10 -1
1
10
10 2
10 3
10 4
0 100 200 300 400 500
Pt threshold [GeV/c]
Rate [kHz]
η φ
η φ
η φ
Ereignisrate [kHz]
8x8 Fenster = 0.8 x 0.8 in
128 bins in
Radius 0.8 x
x
x
Kompaktes Design
Kegelalgorithmus
4x4 Fenster = 0.4 x 0.4 in
Separates Design
vorgegebene Triggerschwelle [GeV]
Abbildung 2.7: Jetraten ermittelt mit den b eiden Triggeralgorithmen. Zum Vergleich
sind die Jetraten, die sich mit einem Kegelalgorithmus ergeb en, eingetragen.
Der Kegelradius wurde zu
q
(
)
2
+(
)
2
=0
:
8 gew
ahlt. Der Winkel- und Pseu-
dorapidit
atsb ereich mit
j
j
<
3
:
2 wurde jeweils in 128 Abschnitte eingeteilt. Die mit
dem Kegelalgorithmus ermittelten Jetraten liegen zwischen den Triggerraten der b eiden
Triggeralgorithmen. Anhand Abbildung 2.7 ist zu erkennen, da die Triggerschwellen
der Algorithmen auf einen einzelnen Jet nichtunterhalb 100 bis 150 GeV liegen d
urfen,
35
da sonst die Raten der vom Level-1-Trigger akzeptierten Ereignisse zu gro werden
(siehe Kapitel 2.1.1).
Eine entscheidende Gr
oe, die die Qualit
at eines Triggeralgori thmus kennzeichnet,
ist die Steilheit der Ezienzkurven (siehe Bild 2.8). Ein Trigger sollte m
oglichst scharf
Jets, die unterhalb der Triggerschwelle liegen, ablehnen und Jets ob erhalb der Schwelle
akzeptieren. In Abbildung 2.8 ist die Ezienz, d.h. das Verh
altnis aus getriggerten
Ereignissen zu allen Ereignissen, die in diesem Energieintervall erzeugt worden sind,
f
ur Triggerschwellen von 50 GeV, 70 GeV und 90 GeV aufgetragen. Als tats
achliche
Jetenergie wurde hier zun
achst diejenige, die sich mit dem Kegelalgorithmus mit einem
Radius von 0.8 ergibt, verwendet. Indem der Kegelalgorithmus und nicht die Parton-
energie, aus der der Jet hervorgeht, als Vergleichsenergie b enutzt wird, kann gezielt
der Einu des Jetalgorithmus auf die Triggerrate und Ezienz studiert werden.
Die Ezienzkurven, die mit dem Jetalgorithmus des separaten Designs erzielt wer-
den, zeigen im Energieb ereich knapp unterhalb der Triggerschwelle einen Untergrund
an akzeptierten Ereignissen. Aufgrund des steil ansteigenden Jetsp ektrums mit ab-
nehmender Jetenergie f
uhrt dieser Untergrund auch b ei geringer Wahrscheinlichkeit,
da solche Ereignisse vom Trigger akzeptiert werden, zu erh
ohten Triggerraten. Dieser
Eekt tritt b ei dem Algorithmus des kompakten Designs durchWahl kleinerer Fenster
nicht auf. Es ist zu erwarten, da dieser Eekt im separaten Design b ei Mitb er
uck-
sichtigung des physikalischen Untergrundes weiter ansteigen wird. Der physikalische
Untergrund sollte daher in zuk
unftigen Simulationsstudi en unb edingt enthalten sein.
An der ob eren Kante der Ezienzkurve, d.h. am
Ub ergangsb ereich zu Energien,
in denen b einahe alle Jets durch den Trigger akzeptiert werden, zeigt sich dagegen b ei
Verwendung des Algorithmus des Kompakten Designs ein Nachteil. Die Ezienzkurven
sind dort acher abgerundet, so da erst sp
ater die Ezienz den Maximalwert von
1
erreicht. Dies kann dazu f
uhren, da die Triggerschwellen erniedrigt werden m
ussen,
um ab einer gew
unschten Jetenergie wirklichm
oglichst alle Ereignisse zu akzeptieren,
was jedo ch wiederum die Triggerrate erh
ohen w
urde. Der Algorithmus des separaten
Designs b esitzt in diesem Bereich einen sch
arferen
Ub ergang.
Ein Unsicherheitsfaktor, der die gezeigten Ezienzkurven b eeinut, resultiert si-
cherlich aus der Absch
atzung der tats
achlichen im Detektor mebaren Jetenergie. Die
entscheidende Gr
oe, die in die Energieb estimmung mit Hilfe des Kegelalgorithmus
eingeht, ist der verwendete Radius, der in den hier b eschrieb enen Studien auf 0.8 fest-
gelegt worden ist. Ist der Radius der Jetquerschnitts
ache in Wahrheit kleiner, so f
uhrt
dies zu einer unb erechtigten Erniedrigung der Triggerezienzen, da die Jetenergien zu
ho ch eingesch
atzt werden. Diese Erniedrigung w
urde sich auf den Algorithmus des
kompakten Designs aufgrund der kleineren Fenstergr
oe st
arker auswirken, wo durch
gegeb enenfalls der ob en b eschrieb ene Eekt erkl
arbar ist. Aus diesem Grund sollte
zun
achst der wirkliche Jetradius abgesch
atzt werden.
36
0
0.2
0.4
0.6
0.8
1
0 20 40 60 80 100 120 140
0
0.2
0.4
0.6
0.8
1
0 20 40 60 80 100 120 140
50 GeV
Triggerschwellen
90 GeV
Triggereffizienz
4 x 4 Fenster
Schrittweite 1
90 GeV
Triggerschwellen
70 GeV
70 GeV
8 x 8 Fenster
Schrittweite 4
Triggereffizienz
Jetenergie [GeV]
(ermittelt mit Kegelalgorithmus)
[GeV]
50 GeV
Abbildung 2.8: Ezienzkurven der b eiden Jettriggeralgorithmen
37
Abbildung 2.9 zeigt die Abh
angigkeit der mit dem Kegelalgorithmus b estimmten
Energien von dem verwendeten Jetradius. Die Transversalenergien der generierten Jets
wurden jeweils auf ein Energieintervall von 5 GeV b eschr
ankt.
Radien
25
50
75
100
125
150
175
200
225
250
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
mit Kegelalgorithmus ermittelte Energie [GeV]
2
150-155 GeV
50-55 GeV
100-105 GeV
200-205 GeV generierte Jetenergie
Kegelradius ∆η ∆φ()
0.5
+
2
Abbildung 2.9: Abh
angigkeit der innerhalb eines Kegels aufsummierten Energie vom
Kegelradius
Die Kurven zeigen zun
achst einen steileren Anstieg, der b ei einem Radius von
ungef
ahr 0.3 etwas abnimmt. In einem Bereich des Kegelradius zwischen 0.7 bis 0.9
entspricht die mit Hilfe des Kegelalgorithmus b estimmte Energie der generierten Jet-
energie. Die mit dem Kegelalgorithmus b estimmte Energie wird ab er zum einen durch
38
Teilchen, die auerhalb des Kegelb ereichs liegen, gegen
ub er der tats
achlichen Jetenergie
erniedrigt, und zum anderen durchTeilchen, die dem Untergrund
6
angeh
oren und in
dem Kegelb ereich liegen, erh
oht. Der Einu dieser b eiden Beitr
age mu b ei der Wahl
des Kegelradius genauer untersuchtwerden.
Hierf
ur sind Simulationen der Jetprole b ei zwei verschiedenen Jetenergien aufge-
nommen worden (siehe Abbildung 2.10). Die Energien f
ur alle 64 Triggerzellen, die zum
gleichem Azimutwinkelb ereich geh
oren, wurden addiert und in Abh
angigkeit vom Win-
kel aufgetragen. Als Bezugspunkt (
= 0) wurde jeweils abwechselnd der Winkelb e-
reich mit der h
ochsten Energiesumme bzw. der mit der zweith
ochsten Energiesumme,
der zus
atzlich ab er in einem Winkel von mindestens 90
zum h
ochsten Energieb ereich
liegen mu, verwendet. Durch diese Art der Einsortierung wird verhindert, da jeweils
der schmalere Jet, der am meisten Energie in einem engen Winkelb ereich b esitzt, als
Mastab dient. Eine optimale Wahl des Kegelradius erfordert eine genaue Analyse der
Jetprole, die im Rahmen dieser Diplomarb eit nicht mehr durchgef
uhrt worden ist.
1
10
10 20 30
10
10 2
10 20 30
∆φ ∆φ in Triggerzellen: 0.1
Et
pro Winkelbereich
in Triggerzellen: 0.1
[GeV] generierte Jetenergie
+
-+
-
50 2.5 GeV 100 2.5 GeV
generierte Jetenergie
Abbildung 2.10: Jetprole f
ur Jets mit einer generierten Transversalenergie von 50
GeV bzw. 150 GeV
Die vorliegenden auf Teilchenniveau basierenden Simulationsstudi en lassen no ch
keine Aussagen
ub er die G
ute der verschiedenen Jettriggerans
atze zu. Zuk
unftige
Triggersimulationen sind erforderlich, die Einufaktoren wie den physikalischen Un-
tergrund von durchschnittlich 25 Ereignissen pro Bunch-Crossing, die elektronische
Aufb ereitung der Kalorimeterdaten (siehe Kapitel 2.3) und eine Simulation des Detek-
tors mitb er
ucksichtigen.
6
Auchwenn jeweils nur ein Ereignis generiert wird, existiert b ereits ein Untergrund an gestreuten
Teilchen.
39
2.4.5 Hardware Realisierung des Prozessor-ASICs
Prozessmatrix
8 x 12
Zwischenergebnisse
fuer
mit Speicher
doppelte
Summation
40
MHz
clock
LHC
800 MHz
320
MHz
globale
Summation
E
tx
ROIs
E
globale
ty
jet
Σ
Π
φΣ
ROI
cos
LUT: e/ Feature-Kode
Π
φ
e/
e/γ
DPM
Σ
800 Mbit/s Kalorimeterdaten
jet
e/γ
lokaler
Generator
Clock
jet
ROI
DPM
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
Eingangsstufe
sin
Σγ
γ
Abbildung 2.11: Blo ckschaltbild des Prozessor ASIC
In Abbildung 2.11 ist der Aufbau des Triggerprozessor-ASICs anhand eines Blo ck-
schaltbildes dargestellt. Ein ASIC untersucht, wie b ereits b eschrieb en wurde, einen
Triggerzellenb ereichvon 0
:
4
0
:
8in
, also eine 4
8 Zellenmatrix. Da zur Um-
setzung der Isolationsalg ori thmen zwei zus
atzliche Spalten und Reihen zu dieser Matrix
ben
otigt werden, b esitzt der Prozessor-ASIC insgesamt 96 dierentielle Eing
ange zur
Annahme der seriellen 800 Mbit/s Kalorimetersignale. In einer Eingangsstufe (siehe
Kapitel 2.5) wird jedes Eingangssig nal zun
achst in f
unf parallele 160 Mbit/s Signale
aufgespaltet und schlielich in vier 320 Mbit/s Datenstr
ome umgeleitet, die mit Nullen
an den f
uhrenden Stellen erg
anzt sind, um b ei sp
ateren Additionen und Multiplikatio-
nen Platz f
ur eventuell auftretende
Ub ertr
age zu hab en. Gesteuert wird dieser Vorgang
von Taktsignalen, die in einem internen Clo ck Generator (siehe hierzu Kapitel 2.5.2)
40
erzeugt werden. Dieser Clo ck Generator wird selb er
ub er die extern zugef
uhrte 40
MHz
7
LHC-Systemuhr getaktet. Die Synchronisation dieser 40 MHz Clo ck mit den
einkommenden Datensignalen (Bit-Alignment) wird in den Eingangsstufen durch pro-
grammierbare Verz
ogerungsschaltungen erreicht. Auch die Synchronisation der Da-
tenstr
ome untereinander, wie die Aussortierung und Interpretation der Kontrollbits
(Frame-Alignment), das Ordnen nach Kalorimetertyp und Stellenwert des Bits (Word-
Alignment) - LSB zuerst, MSB zuletzt - sowie die Zuordnung zu dem richtigen Bunch-
Crossing (Context-Alignment) wird
ub er Schieb e-Register in den Eingangsstufen auf
dem Chip durchgef
uhrt.
Die 320 Mbit/s Datensignale werden anschlieend zu den Prozematrizen gef
uhrt,
auf der die in den vorangegangenen Abschnitten b eschrieb enen Algorithmen
8
imple-
mentiert sind. Da eine Prozematrix mit 320 MHz getaktet wird, liegt sie in dopp elter
Ausf
uhrung vor, so da die seriellen 8-Bit Kalorimeterdaten vollst
andig in einem 40
MHz Taktzyklus b earb eitet werden k
onnen. Da die Triggeralgorithmen jede Trigger-
zelle gleich b ehandeln, abgesehen von den Randzellen b ez
uglich
, b estehen die Proze-
matrizen aus 96 zum gr
oten Teil identischen Zellen. Diese Symmetrie zwischen den
Schaltungseinheiten vereinfacht das Design des Prozessor-ASICs. Innerhalb der Pro-
zematrizen werden die Energiesummen durch den Vergleich mit Triggerschwellen, die
in programmierbaren Lo ok-Up-Tables gesp eichert sind, in Energieklassen eingeteilt.
Die Energieinformationen, die zu den Elektron/Photon-Algorithmus geh
oren (Zel-
lenpaare, Isolationsring im elektromagnetischen Kalorimeter und Isolation im hadroni-
schen Kalorimeter), werden
ub er einen zweiten Blo ck Lo ok-Up-Tables in den Feature-
Ko de umgewandelt, der den physikalischen Inhalt der Triggerzelle charakterisiert. In
Summationschaltungen werden die Feature-Ko des gez
ahlt und die Summen zur sp
ate-
ren externen Summierung
ub er den gesamten 64
64 Kalorimeter-Triggerzellenb ereich
auf Ausg
ange gef
uhrt. Die Energieklasseninformatio n
ub er die 4
4Triggerzellensum-
men zur Absch
atzung der Jetenergien wird direkt zu Addierern geleitet und eb enfalls
zur globalen Summierung nach auen gef
uhrt. Sowohl die Information
ub er die Jet-
energien als auch die Feature-Ko des des
e
=
-Algorithmus werden zus
atzlich auf Dual-
Port-Memories (DPMs) geleitet. Dort werden sie bis zur Triggerentscheidung der zen-
tralen Level-1-Logik gesp eichert, um zur Auslese der ROI-Ko ordinaten zur Verf
ugung
zu stehen. Zur Berechnung der fehlenden Transversalenergie wird in den Prozematri-
zen die Energiesummen aller Zellen, die zu einem festen Winkel
geh
oren, gebildet.
Die so erhaltenen vier Summen werden in ihre Komp onenten zerlegt und in Addierern
komp onentenweise summiert.
Um den Datenu durch den ASIC zu Testzwecken b eobachten zu k
onnen, werden
die Daten sowohl in der Eingangsstufe als auch Zwischenresultate in den Prozema-
trizen in Diagnosesp eichern zwischengesp eichert. Die Endresultate der Triggeralgo-
rithmen k
onnen in den Dual-Port-Memories, die im sp
ateren LHC-Betrieb allerdings
7
Man b eachte den Unterschied von der Einheit MHz, die hier nur f
ur Clo cksignale verwendet wird,
und der Bezeichnung Mbit/s f
ur Datenraten. Ein Clo ckzyklus entspricht dab ei zwei aufeinanderfol-
genden Bits, so da b eispiel swei se eine 400 MHz Clo ck einem 800 Mbit/s Signal mit dem Bitmuster
101010101... entspricht.
8
Auer nat
urlich dem in Kapitel 2.4.2 dargestellten Jettriggeralgorithmus des separaten Designs
41
vollst
andig zur Sp eicherung der ROI-Ko ordinaten verwendet werden, gesp eichert wer-
den. Die Diagnosesp eicher der Eingangsstufen sind so ausgelegt, da sie als Datenquelle
f
ur Testmuster verwendet werden k
onnen.
Der Proze, der f
ur die Implementation des Prozessor-ASICs verwendet wird, ist ein
BiCMOS-Proze der schwedischen Firma Ericsson [16]. Die kleinste Strukturbreite, die
mit diesem Proze m
oglich ist, b etr
agt 0
:
6
m
und kann auf 0
:
5
m
reduziert werden.
Bei einem BiCMOS-Proze werden bip olare und CMOS- Technologie in einem Pro-
ze vereinigt, so da sowohl bip olare als auch CMOS-Feldeekttransistoren auf einem
Chip integriert werden k
onnen. Dies erm
oglicht, jeweils die Vorteile der b eiden Tech-
nologien auszunutzen. Schaltungen, die mit bip olaren Transistoren aufgebaut sind,
b esitzen eine hohe Bandbreite. Die Transitfrequenz der bip olaren Transistoren, die
angibt, b ei welcher Frequenz ein Transistor no ch eine Verst
arkung mit dem Faktor eins
erreicht, b etr
agt 40 GHz. Der Hauptteil der Eingangsstufe des Prozessor-ASICs und
der Clo ck-Generator, die mit ho chfrequenten 800 Mbit/s Signalen arb eiten, sind aus
diesem Grund in ECL-Logik
9
implementiert, die mit bip olaren Transistoren aufgebaut
ist. Die Schaltkreise f
ur die Triggerlogik und auch die Einheiten auerhalb der Proze-
Matrizen wie b eispielsweise die DPMs, LUTs zur Generierung der Feature-Ko des, die
die demultiplexten 320 Mbit/s bzw. 160 Mbit/s Daten
usse verarb eiten, sind hingegen
in leistungs- und platzsparender CMOS-Technologie realisiert.
Eine der entscheidenden Faktoren in diesem Triggerkonzept, der m
oglicherweise zu
Problemen f
uhren kann, ist der Umgang mit den ho chfrequenten 800 Mbit/s Signalen
10
.
Eine b edeutende Frage hierb ei ist, ob die Clo ck-Erzeugung und Clo ck-Verteilung auf
dem Prozessor-ASIC mit gen
ugend groer Stabilit
at durchgef
uhrt werden kann, so da
die Verarb eitung der schnellen Datensignale in den Eingangsstufen synchronisiert wer-
den und fehlerfrei ablaufen kann. Um diese Problem vorweg untersuchen zu k
onnen,
sind der Clo ck-Generator und die wichtigsten Teile der Eingangstufen zun
achst geson-
dert auf einem ASIC - dem sogenannten TASIC - implementiert worden. Eine fehler-
freie Funktion des TASICs stellt eine Grundvorausetzung f
ur die weitere Entwicklung
des Prozessor-ASICs dar.
2.5 Der TASIC
2.5.1
Ub erblick
Grundkenntnisse
ub er die Schaltungseinheiten und Funktionen des TASICs stellen eine
Voraussetzung f
ur die Entwicklung eines TASIC-Testprogrammes dar. Dieses Unter-
kapitel ist aus diesem Grund einer Darstellung der Funktionsweise der verschiede-
nen Schaltungen, die auf dem TASIC integriert sind, gewidmet und soll damit zum
Verst
andnis des in Kapitel 4.2.2 b eschrieb enen Programmes f
ur die zu erfolgenden
Tests b eitragen. Hierb ei wird vor allen Dingen auf die Verwendung der Kontroll- und
Datenleitungen Wert gelegt.
9
Siehe Kapitel 3.2.1
10
Zu Problemen, die b ei ho chfrequenten Signalen auftreten k
onnen, siehe Kapitel 3.3.
42
Der TASIC ist mit dem gleichen 0
:
6
m
-BiCMOS-Proze entwickelt worden, wie er
auchf
ur den Prozessor-ASIC verwendet werden soll. Auch auf dem TASIC sind sowohl
bip olare als auch CMOS Schaltungen integriert. Im wesentlichen stellt er die gleichen
Funktionen, wie sie in den Eingangsstufen der 800 Mbit/s Kalorimeterdatenkan
ale
auf dem Prozessor-ASIC implementiert sind, zur Verf
ugung. Abweichend von diesen
Eingangsstufen ist der TASIC nur mit 16 Kan
alen f
ur 800 Mbit/s Eingangssi gnal e
ausger
ustet. Auch die in CMOS-Technologie ausgef
uhrte Schieb eregisterstaelung zur
Synchronisation der Signale ist nichtvollst
andig auf dem TASIC vorhanden. Der Auf-
bau des TASICs ist in Abbildung 2.12 dargestellt. Auf dem TASIC sind folgende
Schaltungseinheiten implementiert:
CMOS Adressdekoder CMOS Adressdekoder
enable_in
enable_out hold
clkref_40p/n clk_160p/n
800 MHz
160 MHz
delctrl_A
delctrl_B
SchieberegisterSchieberegister
plexer
in
800 Mbit/s
Demulti- plexer
in
800 Mbit/s
Demulti-
5x 160 Mbit/s5x 160 Mbit/s
160 Mbit/s 160 Mbit/s
800 Mbit/s
5
5
160 MHz
bipolar
CMOS
tridataout_0r,1r...3l
dmxout_10...14
in_ctrl_S,V,T
in_ctrl_L,M,N
800 Mbit/s
Datensignale
16
delctrl_C
Eingangskanal
Adressdekodierer
bestimmt Adresse
adrctrl_A...D
Clock
Generator
16 Demultiplex-Einheiten
PLL
DLL
Testmuster
Generator
Abbildung 2.12: Blo ckschaltbild des TASICs
1. Der Clo ck Generator, b estehend aus einer Phase-Lo cked-Lo op (PLL) und einer
Delay-Lo oked-Lo op (DLL) zur Erzeugung der n
otigen Taktfrequenzen f
ur die
bip olaren wie f
ur die CMOS Schaltkreise
43
2. Komparatoren zur Annahme von insgesamt16 hochfrequenten Eingangsdatensi-
gnalen
3. Ein programmierbares Delayf
ur jedes 800 Mbit/s Eingangssig nal zur Phasenab-
stimmung zwischen Clo cksignal und Datensignal
4. Demultiplexer f
ur die Parallelisi erung der Eingangssigna le in f
unf 160 Mbit/s
Signale. Nur zwei von diesen 16 Eing
angen werden auf schnelle Ausg
ange gef
uhrt.
5. Schieb eregister zur Zwischensp eicherung der parallelisierten Daten. Zur Steue-
rung der Auslese dieser Register b enden sich Adredeko dierschaltungen auf dem
TASIC. Die Register sind als CMOS-Schaltungen realisiert.
6. Ein Pseudozufallszahlengenerator zur internen Erzeugung von Testvektoren zum
Test der Demultiplexer
2.5.2 Der Clo ck Generator
Der Clo ck Generator wird durch eine externe 40 MHz Uhr getaktet. Synchron zu
dieser mu der Clo ck Generator den Takt zur Steuerung der Demultiplexerschaltungen
und eine 160 MHz Clo ckf
ur die CMOS Schaltungen erzeugen. Eine Phase-Lo cked-
Lo op
ub ernimmt hier die Aufgab e der Frequenzvervielfachung der anf
anglichen 40 MHz
Referenzwechselspannung.
=
PLL mit Frequenzverfielfachung
U = f - f
f21
n
n2f1
f12
1/n2/n1
PhasendetektorFreqenzteiler Freqenzteiler
Spannungsgesteuerter
Oszillator
(VCO)
Abbildung 2.13: Prinzipieller Aufbau eine Phase-Lo cked-Lo op
Abbildung 2.13 zeigt den prinzipiellen Aufbau einer Phase-Lo cked-Lo op. Es wird
eine Referenzfrequenz vorgegeb en. In der PLL b endet sich ein Oszillator (VCO
11
),
dessen Frequenz von einer Kontrollspannung abh
angig ist. In einem Phasendetek-
tor wird die Phase des vom Oszillator der PLL erzeugten Signals mit der Phase der
Referenzwechselspannung verglichen und eine Spannung , die prop ortional zur Phasen-
dierenz dieser Signale ist, generiert. Diese Spannung wird zur Steuerung des span-
nungsgesteuerten Oszillators der PLL verwendet. Man erh
alt so eine R
uckkopplung,
die die Synchronit
at b eider Signale gew
ahrleistet.
11
VCO: voltage controlled oscillator
44
Benden sichvor den b eiden Freqenzeing
angen des Phasendetektors Frequenzteiler,
so l
at sich auf diese Weise die Frequenz
f
2
des spannungsgesteuerten Oszillators auf
b eliebige rationale Vielfache der Bezugsfrequenz
f
1
einstellen. Es gilt in diesem Fall:
f
1
n
1
=
f
2
n
2
(2.1)
Die Stabilisierung der Signalfrequenz kann nur in einem b egrenzten Frequenzb ereich
erreichtwerden, der sich aus dem sp eziellen Aufbau der PLL ergibt.
Bild 2.14 zeigt das Blo ckschaltbild der PLL, wie sie auf dem TASIC mit
n
2
=20
implementiert ist, so da man eine Frequenz
f
2
= 800 MHz erh
alt. Als Phasendetektor
dient hier ein invertiertes XOR Gatter. Ein Eingang des XORs ist mit dem extern ein-
gesp eisten 40 MHz Referenzsignal verbunden. Der Ausgang des spannungsgesteuerten
Oszillators der PLL ist mit dem zweiten Eingang des XORs verbunden. Zwischen VCO
und XOR-Gatter wird eine Freqenzreduzierung des VCO Signals um den Faktor 20 er-
ziehlt, wob ei diese Frequenzteilung auf einen f
unfachTeiler und zwei Freuqenzhalbierer
aufgeteilt ist. Der Oszillator erzeugt so eine zur 40 MHz Referenzclo ck synchrone 800
MHz Wechselspannung. Durch die Aufteilung der Frequenzreduzierung in drei auf-
einander folgende Einheiten kann das b en
otigte 160 MHz Signal hinter dem ersten
Frequenzteiler, der die Frequenz von 800 MHz auf ein F
unftel erniedrigt, ausgekopp elt
werden. Diese 160 MHz Clo ck wird zum einen zur DLL gef
uhrt und zum anderen in ei-
nem Konverter von ECL auf CMOS Pegel gewandelt und als Taktsignal f
ur die CMOS
Schaltungen verwendet. Um den Test des Clo ck Generators zu erleichtern, wird die
160 MHz Clo ck auerdem auf Ausg
ange gef
uhrt. Unmittelbar hinter dem VCO wird
das 800 MHz Signal zur Steuerung des Testmustergenerators ausgekopp elt.
Rueckkopplungsschleife
Frequenz-
teiler
/2 /2
Frequenz-
teiler
Frequenzteiler
/5
VCO
Oszillator
TASIC
ausserhalb des Chips
40 MHz
externe
clock
Phasen-
detektor
nxor
zum Testmuster Generator
800 MHz 160 MHz
zur PLL und CMOS Schaltungen
Abbildung 2.14: Blo ckschaltbild der PLL Implementation auf dem TASIC
45
Die R
uckkopplung der PLL ist nicht auf dem TASIC selb er implementiert. Sie mu
in einer externen Schaltung (siehe Kapitel 4) hinzugef
ugt werden. Das XOR, das als
Phasendetektor genutzt wird, erzeugt ein digitales Signal, dessen L
ange prop ortional
zur Phasenverschiebung zwischen b eiden Eing
angen ist. Dieses Signal wird dierentiell
nach auen auf die Eing
ange eines externen als Integrator geschalteten Op erations-
verst
arker gegeb en. Dieser arb eitet im linearen Bereich und wandelt die Signaldauer
des Eingangssig nal s in eine hierzu prop ortionale Spannung um, welche als Steuerspan-
nung f
ur den VCO zur
uck auf den TASIC gef
uhrt wird.
Zur Steuerung der Demultiplexer werden f
unf 160 MHz Clo cks b en
otigt, die jeweils
gegeneinander um ein F
unftel der Clo ckphase des 160 MHz Taktsignals zeitlichver-
schob en sind. Die Erzeugung dieser Clo cksignale wird durch eine Delay-Lo cked-Lo op
durchgef
uhrt.
160 MHz clock
TASIC
externe feedback loop
clock_1 clock_2 clock_4 clock_5
Phasendetektor
Steuerung der Verzoegerungszeit
clock_3
DELAY
1.25 ns
DELAY
1.25 ns
DELAY
1.25 ns1.25 ns
DELAY
1.25 ns
DELAY
Abbildung 2.15: Blo ckschaltbild der DLL auf dem TASIC
Die DLL b esteht, wie in Figur 2.15 zu sehen ist, aus f
unf in Serie geschalteten
Delay-Einheiten. Die Verz
ogerungszeit dieser Delayschaltkreise ist
ub er eine Kontroll-
spannung regelbar. Das von der PLL erzeugte 160 MHz Clo cksignal wird auf diese
Delaykette gegeb en, wob ei jedes Delay eine Verz
ogerung von einem F
unftel der 160
MHz Clo ckphase b ewirken soll. Um diese Verz
ogerungszeit zu stabilisieren, wird das
Signal nach Durchlaufen aller f
unf Verz
ogerungsschaltungen auf einen Phasendetek-
tor gegeb en. Die 160 MHz Clo ck wird vor der ersten Delay-Einheit ausgekopp elt und
als Referenzsignal direkt auf den anderen Eingang des Phasendetektors gesendet. Da
46
das Signal, das die Verz
ogerungskette durchlaufen hat, f
unfmal um ein F
unftel der
Clo ckphase, also genau um eine Clo ckp erio de der 160 MHz Clo ck, verz
ogert worden
ist, sollten sich b eide Signale am Eingang des Phasendetektors in Phase b enden. Die
R
uckkopplung geschieht auf die gleiche Weise wie b ei der PLL. Der Phasendetektor
erzeugt ein Signal, dessen Dauer prop ortional zur Phasendierenz der b eiden Ein-
gangssignal e ist. Durch die externe R
uckkopplungschaltung wird ein Spannungsp egel
prop ortional zur Signall
ange und damit prop ortional zur Phasenverschiebung erzeugt.
Diese Spannung dient zur Steuerung der Verz
ogerungszeiten der Delay-Einheiten. Kop-
p elt man nun jeweils nach jedem der Verz
ogerungsschaltkreise das Clo cksignal aus, so
erh
alt man f
unf jeweils um eine Taktl
ange der 800 Mbit/s Datensignale gegeneinander
verschob ene 160 MHz Clo cksignale.
2.5.3 Programmierbares Delay
Die Synchronisation zwischen den 800 Mbit/s Eingangsdaten und dem 40 MHz Takt-
signal mu intern im TASIC durchgef
uhrt werden. Die Phasenverschiebung zwischen
den Eingangsdatensig nal en und den 160 MHz Taktsignalen zur Steuerung der Demulti-
plexer, deren Phasenlage durch die externe 40 MHz Clo ckvorgegeb en ist, mu so abge-
stimmt sein, da eine korrekte Parallelisierung der Datensignale erfolgen kann. Erfolgt
der Takt f
ur einen der Sample&Hold-Schaltkreise des Demultiplexers gerade auf der
Flanke zwischen zwei stabilen Zust
anden, kann es zu Fehlern kommen. Zur Anpassung
der Phasendierenz b enden sich in den Eingangsstufen der Datensignale Verz
oge-
rungseinheiten, deren Verz
ogerungszeit variiert werden kann. Die Signale durchlaufen
je nach Programmierung zwischen 0 bis 4 Delayschaltkreise, die jeweils eine Verz
oge-
rung von ungef
ahr 300 ps b ewirken, so da die Verz
ogerungszeit in 300 ps Schritten
auf einen Maximalwert von ca. 1200 ps eingestellt werden kann. Die Verz
ogerungszei-
ten der einzelnen Delay-Einheiten ist wie b ei der DLL durch eine Spannung regelbar.
Hierf
ur wird die gleiche Kontrollspannung wie f
ur die Delayschaltungen der DLL ver-
wendet, so da sich die Verz
ogerungszeiten den Raten der Eingangssi gnal e anpat, falls
diese zu Testzwecken erniedrigt werden.
Die Programmierung der Verz
ogerungszeit geschieht
ub er die ECL Eingangsleitun-
gen:
delctrl a, delctrl b und delctrl c
. Hierb ei b edeuten:
delctrl Anzahl der ungef
ahre
a b c Delaybl
ocke Verz
ogerungszeit
1 1 1 0 0 ps
1 1 0 1 250 ps
1 0 1 2 500 ps
1 0 0 3 750 ps
0 x x 4 1 ns
Tab elle 2.2: Programmierung der Verz
ogerungszeiten
Die in Tab elle 2.2 aufgelisteten Kontrolleitungen werden f
ur alle 16 Dateneingangs-
kan
ale b enutzt. Um die Verz
ogerungszeiten denno chf
ur jeden Kanal separat einstellen
47
zu k
onnen, wird
ub er die Adreleitungen,
adrctrl A (LSB), adrctrl B, adrctrl C
und
adrctrl D (MSB)
, die Kanalnummer angegeb en, f
ur den die Programmierung der De-
layzeit gerade durchgef
uhrt werden soll. Durch einen High-Pegel an dem
enable in
TASIC-Kontrolleingang wird der Ko de f
ur die Verz
ogerungszeiteinstellung des b etref-
fenden Kanals eingelesen und in Registern gesp eichert, so da sie bis zu einer erneuten
Anderung b estehen bleibt.
Eine der wesentlichen Asp ekte des TASIC-Tests b esteht darin, zu
ub erpr
ufen, inwie-
weit die Synchronisation der Eingangsdaten mit dem TASIC-Taktsignal durchgef
uhrt
werden kann. Ein m
oglichst weiter Spielraum der Phasendierenz zwischen den Signa-
len, in dem die Parallelisierung der Daten stabil bleibt, ist w
unschenswert. Dieser Test
wird eb enfalls durch die Zeitstabilit
at der f
ur den TASIC-Test verwendeten 800 Mbit/s
Testsignale b eeinut. Das Testsignal sollte daher eine m
oglichst kleine Schwankung
in der Taktl
ange b esitzen, damit die Synchronisierung der Signale auf dem Chiptester
nicht mageblich gest
ort wird. (Zur Messung des Zeitverhaltens der Testsignale siehe
Kapitel 3.6.3.)
Nach Durchlaufen des gerade b eschrieb enen Delays werden die 800 Mbit/s Daten
zur Parallelisierung weitergeleitet.
2.5.4 Die Demultiplexerschaltun gen
Die eigentliche Aufgab e der Parallelisierung der 800 Mbit/s Eingangsdatensig nal e
ub er-
nehmen Sample&Hold-Schaltungen, die als Demultiplexer verwendet werden. Die
Funktionsweise der Schaltung ist in Abbildung 2.16 dargestellt. Jedes der 800 Mbit/s
Eingangssig nal e wird auf f
unf getaktete Flip-Flops gegeb en. Als Taktgeb er f
ur die
Flip-Flops dienen die f
unf zeitlichversetzten 160 MHz Signale, die in der DLL erzeugt
worden sind. Durch die zeitliche Verschiebung der Taktzyklen werden die ankommen-
den Bits des 800 Mbit/s Eingangssig nal s auf die 5 Flip-Flops verteilt, so da man f
unf
parallele Signale erh
alt.
(DLL)
160 MHz
16
1
1
1
6
838
3
11
25
0
11
0
9
5
1
27 27
1
94
1
4
1
Flip-
Flop
Flop
Flip-
Flop
Flip-
Flop
Flip-
Flop
Flip-
Parallelisierblock
Eingangsdaten
1345
1
79
12
059
68 1234678
0
11111111 2
Abbildung 2.16: Das Prinzip der Parallelisi erung der 800 Mbit/s Eingangsdaten in f
unf
160 Mbit/s Datenkan
ale
48
Die Daten werden nach dieser Parallelisierung zu Pegelkonvertierern geleitet, die die
ECL Signale in CMOS Signale umwandeln. Diese Konvertierung ist notwendig, da die
Logik des Prozessor-ASICs in CMOS-Technologie implementiert sein wird. Auf dem
TASIC b enden sich CMOS-Register, in denen die parallelisi erten Daten gesp eichert
werden.
2.5.5 Die CMOS-Schieb eregister
Register Auslese
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
16 parallelisierte Eingangsdatenkanaele
Adress-
dekodierer
Adress-
dekodierer
fuer Registeradresse
Kontrolleitungen
fuer Registeradresse
Registermatrix fuer einen Kanal
(Vergroesserung)
demux_1
demux_0
demux_2
demux_3
demux_4
tridataout_0 ... 3
in_ctrl_M,N,L
in_ctrl_S,T,V
Kontrolleitungen
in_ctrl_M,N,L
in_ctrl_S,T,V
Schieberegister
Schieberegister
160 Mbit/s
Abbildung 2.17: CMOS Schieb eregister und Adredeko dierer
Auf dem Prozessor-ASIC b esteht die Funktion der Register darin, die richtige Zu-
ordnung der einzelnen Datenbits zu Kalorimeterenergien schrittweise wiederherzustel-
len. Auf dem TASIC lassen sich mit Hilfe der Schieb erregister die Daten auslesen und
so die Funktionsweise der Demultiplexer kontrollieren.
Die Register sind in zwei groen Einheiten angeordnet. Jede dieser Einheiten
empf
angt Daten von acht Eingangsdatenkan
a len, wob ei jeder Kanal aus den f
unf demul-
tiplexten 160 Mbit/s Signalen b esteht. In dem vergr
oerten Ausschnitt von Abbildung
2.17 ist die Registeranordnung f
ur einen einzelnen der 16 Eing
ange dargestellt. Die
49
f
unf demultiplexten Datenkan
ale werden in Schieb eregistern mit vier Bit Sp eichertiefe
gesp eichert. Man erh
alt so eine 5
4 Registerzellenmatrix f
ur jeden der 16 urspr
ung-
lichen 800 Mbit/s Dateneing
ange.
Die Adressierung der Schieb eregister erfolgt
ub er sechs Kontrolleitungen. Drei Leitun-
gen geb en die Adresse des Kanals innerhalb der zwei groen Registerbl
ocke an. Dab ei
wird nur eine Adresse f
ur b eide Bl
ockeverwendet, so da immer zwei Kan
ale gleich-
zeitig adressiert werden. Die Zuordnung dieser drei Kontrolleitungen zu den Kan
alen
ist in Tab elle 2.3 aufgelistet.
Kanal in 'linker' Registereinheit N M L Kanal in 'rechter' Registereinheit
Kanal 0 0 0 0 Kanal 15
Kanal 1 0 0 1 Kanal 14
Kanal 2 0 1 0 Kanal 13
Kanal 3 0 1 1 Kanal 12
Kanal 4 1 0 0 Kanal 11
Kanal 5 1 0 1 Kanal 10
Kanal 6 1 1 0 Kanal 9
Kanal 7 1 1 1 Kanal 8
Tab elle 2.3: Adressierung der Schieb eregister. Durch die Signale
in ctrl L, in ctrl M
und
in ctrl N
werden die b eiden Kan
ale b estimmt, deren Register ausgelesen werden
sollen.
Die Kontrolleitungen
in ctrl S, in ctrl T und in ctrl V
denieren nun einen der f
unf
Schieb eregister innerhalb eines Kanals (siehe Tab elle 2.4). Es werden also immer nur
die letzten vier Bits auf einem der 160 Mbits/s Kan
ale ausgelesen.
in ctrl
V T S
0 0 0 Register 0
0 0 1 Register 1
0 1 0 Register 2
0 1 1 Register 3
1 0 0 Register 4
Tab elle 2.4: Festlegung der Registeradresse durch die Kontrolleitungen
in ctrl S,
in ctrl T und in ctrl V
Das Einlesen der Adresse sowohl f
ur den Kanal als auchf
ur das Register mu durch
einen High-Pegel an der Kontrolleitung
enable out
freigegeb en werden.
Ub er die
hold
Kontrolleitung kann der Leseu in die Schieb eregister angehalten werden. Liegt
hold
auf High-Zustand, werden Daten in die Schieb eregister eingelesen. Durch einen Low-
Pegel kann die Einlese gestoppt und die Daten f
ur die Auslese gesp eichert werden.
50
Vor jedem Auslesezyklus mu der Datenu auf diese Weise angehalten werden. Der
Inhalt der b eiden adressierten Schieb eregister liegt an den Datenbussen
tridataout l0 ..
l3
f
ur das adressierte Schieb eregister aus dem 'linken' Registerblo ck und entsprechend
tridataout r0 .. r3
f
ur das Register des 'rechten' Blo cks zur Auslese b ereit an.
Auf dem kompletten Prozessor-ASIC sollen die Daten allerdings ohne eine Unterbre-
chung des Datenusses aus den Schieb eregistern mit voller Datenrate von 160 Mbit/s
pro Kanal weitergeleitet werden. Diese schnelle Registerauslese ist auf dem TASIC
lediglichf
ur zwei der 16 Kan
ale realisiert. Die f
unf parallelen Signale der Kan
ale mit
den Adressen 4 und 15 werden nach Durchlaufen der Schieb eregister direkt auf die
Ausg
ange
demux 00 .. 04
bzw.
demux 10 .. 14
gegeb en. Es fehlen f
ur diese Ausgangs-
signale jedo ch ausreichende Signaltreib er, so da eine nachtr
agliche Verst
arkung der
Signale auf dem Testb oard mit Videobuern ratsam ist.
Ein Hauptb estandteil des TASIC-Testprogrammes wird die Messung der Bit-Fehler-
rate der Demultiplexerschaltungen sein. Der Test wird
ub er die Registerauslese und
die schnellen Ausgangssignal e erfolgen.
2.5.6 Verwendung des internen Testmustergenerators
Der TASIC b esitzt einen internen Pseudozufallszahlengenerator zur Erzeugung von
Testsignalen. Da stets die gleichen Bitfolgen generiert werden, ist das Testmuster b e-
kannt.
Ub er die Kontrolleitung
selextint
kann zwischen extern zugef
uhrten Testsignalen
und der Benutzung des internen Testsignalgenerators ausgew
ahlt werden. Die intern
erzeugten Signale werden eb enfalls auf die programmierbaren Verz
ogerungseinheiten
geleitet.
selextint=0 Eingangsdaten werden auf dem Chip erzeugt
selextint=1 Eingangsdaten werden extern zugef
uhrt
Tab elle 2.5:
Ub er den
selextint
kann zwischen externen Testsignalen und intern gene-
rierten Bitmustern umgeschaltet werden.
2.5.7 Spannungsversorgung
Die Schaltungen des TASICs b en
otigen einen Massep egel und jeweils eine p ositive
Spannungsversorgung f
ur die bip olaren (
V
CC
) und die CMOS Schaltkreise (
VDD CM OS
).
Sowohl
V
CC
als auch
VDD CM OS
m
ussen an eine Spannung von +3.3 V in b ezug
auf den Massep egel angeschlossen werden. Die ECL-Schaltungen werden also in p ositi-
ver ECL-Logik
12
(PECL) verwendet. Um jedo ch Standard-ECL-Sign ale mit negativen
Spannungsp egeln, die gegen
ub er der festen Chip-Testermasse (= OV) deniert sind,
als Testsignale verwenden zu k
onnen, wird die Masse des TASICs auf -3.3 V gelegt und
die b eiden Spannungsversorgungen auf 0 V. Die Spannungsdierenz zwischen Versor-
gungsspannung und Masse wird damit b eib ehalten, w
ahrend die Pegel der Testsignale
12
Zu ECL und PECL siehe Kapitel 3.2.1.
51
nun in b ezug auf die TASIC-Masse einen p ositiven Spannungsp egel aufweisen. Die dif-
ferentiell zugef
uhrten ECL-Signale werden auf dem TASIC als asymmetrische Signale
weiterverarb eitet. Als Bezugspunkt zur Trennung zwischen High- und Low-Pegel wird
eine extern angelegte Referenzspannung (
V
ref
)verwendet. Sie mu daher auf die Span-
nungmitte zwischen den ECL-Pegeln, also
V
ref
=
,
1
:
2
V
, gelegt werden.
Das TASIC-Substrat wird
ub er den
substrat
Eingang mit
V
CC
=0
V
verbunden.
Die bip olaren Schaltungseinheiten des TASICs b en
otigen einen Biasstrom von jeweils
90
A
, der dem Chip
ub er den
Bias
-Eingang zugef
uhrt wird. Der
Bias
-Eingang mu
dazu
ub er ein Potentiometer, das den ieenden Strom auf 90
A
b egrenzen soll, ge-
gen die
V
CC
-Spannung angeschlossen werden. In einem auf dem TASIC integrierten
Stromspiegel werden aus diesem Referenzstrom die n
otigen Biasstr
ome f
ur s
amtliche
bip olaren Schaltungen erzeugt.
2.5.8 Bonding und Geh
ause
In der Regel werden die Signale
ub er d
unne Golddr
ahtchen zwischen Siliziumchip und
Geh
ause gef
uhrt
13
. Die Dr
ahte sind auf Kontakt
achen (
Pads
), die an den R
andern des
Chips liegen, b efestigt. Durch die parasit
aren Kapazit
aten der Bonding-Dr
ahte kann
es ab er b ei schnellen Signalanstiegs zeiten zu Signalst
orung en kommen. Ein weiterer
Nachteil dieser Technik b esteht in dem b egrenzten Platz, der zur Verf
ugung steht. Es
ist nichtm
oglich, ein Feld, b estehend aus mehreren Reihen von Kontakt
achen,
ub er
Dr
ahte mit dem Geh
ause zu verbinden, da es zu Kurzschl
ussen kommen kann, falls
sichDr
ahte b er
uhren. Die Signale m
ussen auf dem Chip alle zu am Rande liegenden
Pads gef
uhrt werden, was gerade b ei Chips mit hoher Pinzahl zu Problemen f
uhrt.
I/O Pads
Substrat
I/O Pads auf Gehaeuse-Seite
Chip
Abbildung 2.18: Flip-Chip Bonding
Eine mo dernere Bonding-Technik, b ei der diese Probleme nicht auftreten, ist das
Flip-Chip-Bonding [18] (siehe Bild 2.18). Die Kontakt
achen liegen in einem Feld an-
geordnet auf der gesamten Silizium
ache des Chips. Auf dem Substrat des Geh
auses
b endet sich eb enso ein Kontakt
achenfeld. Indem kleine L
otzinnk
ugelchen auf den
13
Diese Technik wird als Wire-Bonding b ezeichnet
52
Pads des Chips angebrachtwerden und dieser anschlieend in einem Ofen erw
armt
und auf das Geh
ause aufgesetzt wird, werden die Kontakte hergestellt. Durch Adh
asi-
onskr
afte werden kleine Deplazierungen selbst korrigiert, und der Siliziumchip haftet
auf dem Geh
ause. Die parasit
aren Kapazit
aten sind b ei dieser Technik sehr gering, so
da sie sp eziell im Ho chfrequenzb ereich sehr vorteilhaft ist. Durch die Anordnung der
Kontakt
achen auf dem Chip als Matrix wird die Silizium
ache b esser ausgenutzt.
Da der Level-1-Kalorimetertriggerprozessor schnelle Signale empf
angt und eine sehr
hohe Zahl an Ein- und Ausgangsleitungen b esitzt, b edient man sich hier der Flip-Chip-
Technologie. Die Verwendbarkeit des Flip-Chip-Bondi ngs soll b ereits mit dem TASIC
getestet werden. Ein Groteil der Signale werden daher auf Flip-Chip-Pads geleitet
(siehe Bild 2.19). Um jedo ch auch einen Test des TASICs ohne Benutzung der Flip-
Chip-Technologie zu erm
oglichen, sind ein Teil der Signale auf herk
ommliche Pads, am
Rande der Silizium
ache gef
uhrt worden. S
amtliche Kontroll- und Registerausleselei-
tungen sind sowohl mit Flip-Chip wie auch mit Wire-Bonding-Pads verbunden. Die
800 Mbit/s Eingangskan
al e sind zwischen b eiden Varianten aufgeteilt. Hierb ei werden
f
ur die Eing
ange mit den Adressen 0 bis 8 Flip-Chip-Pads verwendet, w
ahrend man
sichf
ur die Kan
ale 9 bis 15 des Wire-Bondings b edient. Die schnellen demultiplexten
160 Mbit/s Ausgangsdaten der Kan
ale 4 und 15 werden jeweils auf Flip-Chip-Pads
gef
uhrt. Die f
unf Ausgangssignal e von Kanal 15 wurden zus
atzlich
ub er nachtr
aglich
angebrachte lange Bonding-Dr
ahte (siehe Abbildung 2.19 rechts) mit den Geh
ause-
kontakt
achen verbunden, so da ein Test der Demultiplexerschaltungen
ub er diese
Signale auch ohne Verwendung eines Flip-Chip-Geh
auses durchgef
uhrt werden kann.
Die Kapazit
aten der langen Bonding-Dr
ahte kann ab er eine St
orung der Signalqualit
at
verursachen. Als Geh
ause wird ein
Bal l Grid Array
(BGA) verwendet.
Abbildung 2.19: Mikroskopaufnahmen des TASICs. Auf dem linken Bild erkennt man
am ob eren Rand die Bonding-Dr
ahte, die den Chip mit der Auenwelt verbinden. Im
unteren Bereich und auf der rechten Aufnahme sind die Flip-Chip-Pads als helle Punkte
zu sehen. Dort erkennt man auch die nachtr
aglich b efestigten Bonding-Dr
ahte f
ur die
f
unf demultiplexten 160 Mbit/s Ausgangssignal e.
53
Kapitel 3
Erzeugung serieller 800 Mbit/s
Signale
3.1 Der HP82000 Chip Tester
Das ASIC Lab or ist mit einem HP82000 Chip-Tester der Firma Hewlett Packard aus-
gestattet. Mit diesem Ger
at k
onnen digitale Signale f
ur den Test eines Chips erzeugt
werden und die Ausgangssignale des Chips wieder zur Analyse zur
uck in den Tester ein-
gelesen werden. Hiermit eignet sich der HP82000 ausgezeichnet f
ur Tests von digitalen
ICs.
Der Chip-Tester des Heidelb erger ASIC Lab ors ist mit f
unf 100 MHz Karten und mit
einer 400 MHz Karte ausger
ustet. Jede dieser Karten stellt 8 unabh
angige Signalkan
ale
zur Verf
ugung, wob ei die maximale
Ub ertragungsrate der generierten Signale b ei 100
Mbit/s bzw. 400 Mbit/s liegt. Damit erh
alt man eine Gesamtanzahl von vierzig 100
Mbit/s und acht 400 Mbit/s Signalen. Die einzelnen Kan
ale k
onnen wahlweise als
Ein- o der als Ausgangskan
ale
1
verwendet werden. Ein bidirektionaler Betrieb eines
Kanals als Ein- und Ausgang ist eb enfalls m
oglich. F
ur jeden Eingangskanal l
at sich
die Bitfolge dieses Signals b eliebig programmieren. Insgesamt steht pro Kanal ein
Sp eicherb ereichf
ur eine Testvektorl
ange von 256 kbit zur Verf
ugung.
Die Datenrate der Chip-Tester-Signale kann
ub er die zeitliche Dauer
t
vec
eines Bits
eingestellt werden. Die zeitliche Bitl
ange l
at sichinSchritten von 5 ps bis zu einer
minimalen Bitdauer entsprechend der Bandbreite (10 ns f
ur die 100 MHz Karten bzw.
2.5 ns f
ur die 400 MHz-Karte) einstellen. Diese Einstellung erfolgt global, einmal
festgelegt, gilt sie f
ur s
amtliche Kan
ale des Chip-Testers. F
ur jeden Kanal kann die
f
uhrende Flanke jedes Bits innerhalb der Perio dendauer in 50 ps Schritten verschob en
werden.
Um die Ausgangssignale eines Chips untersuchen zu k
onnen, mu ein Kanal des
Chip-Testers als Ausgangskanal verwendet werden. Hierb ei kann innerhalb des Chip-
1
Der Literatur zum Chip-Tester folgend, wird der Begri Eingangskanal f
ur Signale, die im Chip-
Tester erzeugt werden und in den zu testenden Chip gegeb en werden, verwendet. Entsprechend
versteht man unter Ausgangskanal einen Kanal, der Ausgangssignale vom Testchip in den Chip-Tester
einliest
54
Testers eine 50-Terminierung gegen eine einstellbare Terminierungsspannung erfolgen.
Es k
onnen erwartete Bitmuster festgelegt werden und Abweichungen der tats
achlich
gemessenen Signale von diesen angezeigt werden.
Ub er die Analyse der Bitfolgen der
Chip-Ausgangssig nal e hinaus, kann der Chip-Tester als oversampling Oszilloskop, das
die Signale schrittweise abtastet, eingesetzt werden. Hiermit l
at sich die Form des
Signal genau aufzeichnen. An den Eing
angen des Chip-Testers b enden sich Kom-
paratoren mit denen in 50 ps Schritten das Signal abgetastet werden kann. Es wird
so eine Oversampling-Rate von 20 Gsample/s erreicht. Das Au
osungsverm
ogen der
Spannungsmessung ist durch die Schrittweite der Komparatorschwellen auf 5 mV b e-
grenzt.
In Tab elle 3.1 sind die wichtigsten Sp ezikationen [19 ] der Chip-Tester-Signaltrei b er
und Komparatoren an den Ein- bzw. Ausg
angen aufgelistet.
100 MHz Karte 400 MHz Karte
Vektor Perio de:
Bereich: 10
ns
t
vec
100
s
2
:
5
ns
t
vec
50
s
(100 MHz - 10 kHz) (400 MHz - 20 kHz)
Toleranz 0.1% von
t
vec
0.1% von
t
vec
zeitliche Plazierung der
f
uhrende Flanke, Treib er 0 bis 100% von
t
vec
0 bis 200% von
t
vec
f
uhrende Flanke, Komparator 0 bis 100% von
t
vec
0 bis 200% von
t
vec
Au
osung 50 ps f
ur
t
sy stem
0
:
9
s
, ansonsten 2% von
t
vec
Toleranz
nach standard Kalibration
600
ps
500
ps
nach Benutzer Kalibration
350
ps
200
ps
Treib er
Anstiegszeit (ECL)
1
:
5
ns
(20% - 80%)
1
ns
(20% - 80%)
Anstiegszeit (CMOS)
3
:
5
ns
(10% - 90%)
2
:
5
ns
(10% - 90 %)
minimale Pulsweite (ECL) 2.5 ns 1.4 ns
Pegelb ereich (high/low) -4.0 V bis +6.5 V / -3.5 V bis +8.0 V
Au
osung 5mV 5mV
Komparatoren
Schwellenb ereich -4 V bis +7.5 V -4 V bis +7.5 V
Au
osung 5mV 5mV
minimale erkennbare Amplitude 250 mV 250 mV
minimale erkennbare Pulsweite 2ns 2ns
Terminierung 50 50
Tab elle 3.1: Sp ezikation der Chip-Tester-Kan
ale
Die Programmierung der Chip-Tester-Einstellungen wie Pin-Konguration, Timing
und Spannungsp egel der einzelnen Kan
ale sowie Testvektoren k
onnen b enutzerfreund-
lich
ub er eine graphische Ob er
ache durchgef
uhrt werden.
55
3.2 Die Frequenzverdopp elung
Eine Grundvoraussetzung f
ur die Durchf
uhrung der Tests des TASICs und des Pro-
zessor ASICs ist die Bereitstellung digitaler Signale mit einer seriellen Datenrate von
800 Mbit/s. Der HP82000 Chip-Tester erzeugt, wie b ereits erw
ahnt, lediglich Signale
mit einer maximalen Bitrate von 400 Mbit/s. Unter Zuhilfenahme einer elementaren
Schaltung l
at sich aus jeweils zwei 400 Mbit/s des Chip-Testers ein Signal mit der
gew
unschten Rate von 800 Mbit/s erzeugen. Die Signale des Chip-Testers lassen sich
in 50 ps Schritten zeitlich gegeneinander verschieb en. Das Prinzip der Ratenverdopp e-
lung b estehtnun darin, da ein 400 Mbit/s Signal gegen
ub er einem zweiten Signal der
gleichen Datenrate um eine halb e Bitbreite verschob en wird. Bei einer
Ub ertragungs-
rate von 400 Mbit/s ist dies eine Zeitspanne von 1.25 ns. Werden nun b eide Signale
zu den Eing
angen eines XOR-Gatters gef
uhrt, so erkennt man anhand von Bild 3.1
und der Wahrheitstab elle 3.2 der XOR-Verkn
upfung leicht, da sich die Datenrate des
XOR-Ausgangssignals gegen
ub er den Eingangssig nal en verdopp elt hat.
Eing
ange Aus-
A B gang
0 0 0
1 0 1
0 1 1
1 1 0
Tab elle 3.2: Wahrheitstab elle der logischen Exklusiv-Oder-Verkn
upfung (XOR)
Mit dieser passiven Frequenzverdopp elungsschaltung lassen sich b eliebige Bitmu-
ster erzeugen, wie sp
ater no ch durch eine Messung demonstriert wird. Abbildung 3.1
illustriert die Funktionsweise der Schaltung anhand eines Clo ck-Signals. Nat
urlich ge-
lingt die Verdopp elung der Rate auch b ei Signalen mit Bitraten unter 400 Mbit/s.
Die zeitliche Verschiebung der b eiden Chip-Tester-Signale, die an die Eing
ange des
XOR-Gatters gef
uhrt werden, mu dementsprechend an die halb e Bitl
ange der Ein-
gangssignal e angepat werden.
Wie Tab elle 3.1 zu entnehmen ist, b etr
agt die Anstiegszeit
2
eines Chip-Tester-
ECL-Signals ungef
ahr 1 ns. Liegt die Signalabfall zeit in der gleichen Gr
oenordnung,
so b en
otigt das Signal allein 2 ns f
ur einen zweifachen Pegelwechsel. Nun b etr
agt ab er
selbst b ei einem idealen Rechtecksignal von 800 Mbit/s die zeitliche Dauer eines Bits
gerade 1.25 ns. Die Signalanstiegs zeiten der Chip-Tester-Signale reichen demzufolge
nichtf
ur eine Erzeugung von 800 Mbit/s Signalen aus. Bevor die Chip-Tester-Kan
ale
2
Bei ECL Signalen (-1.7 V unterer Pegel, -0.9 V ob erer Pegel) wird unter der Anstiegszei t in der
Regel die Zeit angesehen, die das Signal brauchtumvon 20% auf 80 % des Spannungshubs zu gelangen.
56
1
1
0
1.25 ns
0
1
0
400 Mbit/s
Ausgang des XORs
Eingang 2
Eingang 1
800 Mbit/s
400 Mbit/s
Abbildung 3.1: Die Verdopp elung der Bitrate wird mittels eines XOR-Gatters erreicht.
zu den Eing
angen des XOR-Gatters gef
uhrt werden, m
ussen sie daher eine Signalaufb e-
reitung durchlaufen, welches die Signalansti egszeiten auf akzeptable
3
Werte verk
urzt.
3.2.1 ECL - Logik
Zum Aufbau der Schaltung werden Gatter verwendet, die in ECL-Logik
4
aufgebaut
sind.
Abbildung 3.2: Schaltplan eines ECL-NOR-ODER-Gatters vom Typ MC10102
3
Anhand der zeitlichen Breite von 1.25 ns eines Bits b ei einer Rate von 800 Mbit/s ist zu erkennen,
da die Anstiegszeite n der XOR-Eingangssignale deutlichunter der H
alfte dieses Wertes, also unter
600 ps liegen sollten
4
Emitter Coupled Logic
57
ECL Schaltkreise b en
otigen neb en einem Masseanschlu (
ub erlicherweise mit
V
cc
b ezeichnet) eine Versorgungsspannung
V
EE
von -5.2 V. Die logischen Pegel liegen b ei
-0.9 V f
ur den High-Pegel und -1.7 V f
ur den Low-Zustand. Eine auf dem Chip intern
erzeugte konstante Referenzspannung
V
BB
von
,
1
:
3
V
deniert den Umschaltp egel
zwischen High- und Low-Zustand.
Abbildung 3.2 [24 ] zeigt den Aufbau eines typischen ECL-Oder-Gatters. Die Tran-
sistoren
T
2
und
T
3
bilden einen Dierenzverst
arker. Die Basis von
T
3
liegt auf dem
Referenzspannungsp egel. Solange b eide Eing
ange
U
1
und
U
2
auf Low-Pegel liegen,
sp erren daher
T
1
und
T
2
. Durch
T
3
iet hingegen ein Emitterstrom, der einen Span-
nungsabfall an
R
2
verursacht, wo durch die Basis des Transistors
T
4
auf niedrigerem
Potential als der Emitter liegt und der Transistor aus diesem Grunde sp errt. Der Aus-
gang
U
a
1
liegt daher auf einem Low-Pegel (bzw.
U
a
2
auf High). Liegt dagegen an
mindestens einem der Eing
ange ein High-Pegel an, so leitet
T
1
bzw.
T
2
, und ein Emit-
terstrom iet durch den entsprechenden Transistor, so da es nun an
R
1
zu einem
Spannungsabfall kommt und dadurch
T
4
sp errt und an Ausgang
U
a
2
ein Low-Pegel
anliegt. Durch das h
ohere Potential an einem der Eing
ange gegen
ub er der Referenz-
spannung sp errt
T
3
, so da
T
5
in den leitenden Zustand geschaltet wird. Ausgang
U
a
1
liegt damit auf High-Pegel. Das Umschalten zwischen den b eiden Zust
anden wird also
durch Emitterstr
ome b ewirkt. Die Spannungsp egel an den Ausg
angen sind in Abbil-
dung 3.3 [24 ] gegen die Spannung am Eingang aufgezeichnet. Die schraerten Bereiche
kennzeichnen die Toleranzgrenzen, die die Eingangsp egel einhalten m
ussen.
Abbildung 3.3:
Ub ertragungskennlinie eines ECL-Gatters aus der MC10000-Serie
Die Widerst
ande
R
5
und
R
6
(pull-down-Widerst
ande) m
ussen extern an den Ausg
an-
gen - in der Regel werden 510 Widerst
ande b enutzt - gegen
V
EE
gelegt werden, damit
ein Stromu durch die Ausgangsleitungen erm
oglicht wird. Die Transistoren kom-
men, wenn sie auf leitenden Zustand geschaltet sind, nichtin S
attigung, wo durch die
Schaltvorg
ange b eschleunigt und die Gatterlaufzeiten verk
urzt werden. Die kleinen
Signalamplituden von nur 0.8 V tragen weiter zur Erh
ohung der Schaltgeschwindigkeit
b ei. ECL-Schaltungen b esitzen die kleinsten Gatterlaufzeiten aller Logik-Familien. Ein
Nachteil von ECL-Gattern sind allerdings die hohen Verlustleistungen. Auch durch
58
den Pull-Down-Widerstand iet st
andig w
ahrend b eider logischer Pegel ein Strom,
der zur hohen Verlustleistung b eitr
agt. Unbenutzte Ausg
ange werden daher nicht
mit Widerst
anden versehen. Eine Reduzierung der Verlustleistung in den Pull-Down-
Widerst
anden kann erreichtwerden, indem man statt der 510-Widerst
ande nach -5.2
V Widerst
and von 50 an eine zus
atzliche Versorgungsspannung
V
TT
=
,
2
:
0
V
legt.
5
Signalanstieg szeiten im Bereichvon einigen hundert ps, wie sie f
ur die Generierung
vom 800 Mbit/s Signale b en
otigt werden, lassen sich mit ICs der MC10EL-Serie von
Motorola erreichen. Gem
a Sp ezikation b esitzen diese eine mittlere Anstiegszeite von
225ps [20]. Zur Aufb ereitung der Chip-Tester-Signale wird ein Receiver (ME10EL16)
verwendet. Das XOR-Gatter der Ratenverdopp elungsschaltung ist eb enfalls durch
einen IC (ME10EL07) dieser Serie realisiert.
Receiver
Receiver
Tester
Chip
HP82000
800 Mbit/s
Flankenanstiegszeit t=1 ns
400 Mbit/s
400 Mbit/s
Flankenanstiegszeit t=225 ps
XOR
400 Mbit/s
400 Mbit/s
Abbildung 3.4: Blo ckschaltbild der Schaltung zur Verdopp elung der Datenrate
ECL-Gatter k
onnen auch in p ositiver ECL-Logik (PECL) verwendet werden. Durch
eine Verschiebung der Versorgungsspannung um 5.2 V, so da
V
CC
=5
:
2
V
und
V
EE
=
0
V
b etr
agt, werden die logischen Spannungsp egel auf 4.3 V (High) bzw. 3.5 V ange-
hob en. Es kann ausschlielich mit p ositiven Spannungsp egeln gearb eitet werden, was
die Integration von ECL-Schaltungen mit Schaltungen anderer Logik-Famili en, wie
b eispielsweise TTL o der CMOS, die auch p ositive Signalp egel b esitzen, vereinfacht.
Die Spannung
V
TT
mu b ei Verwendung p ositiver ECL-Logik (
V
CC
,
2
:
0
V
)=3
:
2
V
b etragen.
3.3 Aufbau von HF Schaltungen
Bei der Entwicklung von Schaltungen, die b ei Datenraten von 800 Mbit/s arb eiten sol-
len, sind einige allgemeine
Ub erlegungen zu b er
ucksichtigen, um Eekte zu vermeiden
5
Durch einen 50-Widerstand nach -2.0V l
at sich auch ein 50-Abschlu einer Leiterbahn errei-
chen. Siehe hierzu Kapitel 3.3.3.
59
wie :
St
orung der Signale durch Reektionen
Ub ersprechen zwischen b enachbarten Signalleitung en
D
ampfung der Signalamplitud en
Instabilit
at der Versorgungsspannung w
ahrend des Schaltvorgangs der ECL-Gatter
3.3.1 Signalreektionen
Andert sich der Wellenwiderstand einer Signal
ub ertragung sstrecke, b eispielsweise durch
den Widerstand einer angeschlossenen Last, so kommtesander
Ub ergangsstelle zur
Reektion eines einlaufenden Signals. Die einlaufende Welle wird aufgeteilt in einen
reektierten und einen transmittierten Anteil. Der
Reektionskoezient
, der den
Anteil der reektierten Signalampli tude vom einlaufenden Signal angibt, l
at sich wie
folgt b erechnen:
Die Spannung und der Strom vor der
Ub ergangsstelle von der Imp edanz
Z
1
zu
Z
2
sind gegeb en durch:
U
1
(
x; t
)=
U
1
e
(
x; t
)+
U
1
r
(3.1)
I
1
(
x; t
)=
1
Z
1
U
1
e
,
1
Z
1
U
1
r
(3.2)
Die Spannung setzt sich hierb ei aus der Spannung
U
1
e
der einlaufenden Welle und
der Spannung
U
1
r
des reektierten Signalanteils zusammen. Das Minuszeichen b ei der
Berechnung des Stromes r
uhrt daher, da der reektierte Strom wieder in entgegenge-
setzte Richtung iet. Strom und Spannung hinter dem
Ub ergang b etragen:
U
2
(
x; t
)=
U
2
a
(
x; t
) (3.3)
I
2
(
x; t
)=
1
Z
2
U
2
a
(3.4)
Als Anschlub edingung an der
Ub ergangsstelle (
x=l
) gilt:
U
1
(
l; t
)=
U
2
(
l; t
) (3.5)
I
1
(
l; t
)=
I
2
(
l; t
) (3.6)
Damit l
at sich der reektierte Anteil der einlaufenden Welle b erechnen durch:
U
1
r
=
Z
2
,
Z
1
Z
2
+
Z
1
U
1
e
=
U
1
e
(3.7)
F
ur den Reektionsko ezienten gilt also:
=
Z
2
,
Z
1
Z
2
+
Z
1
(3.8)
60
Man erkennt sofort, da im Falle von angepaten Imp edanzen (
Z
1
=
Z
2
) der Reekti-
onsko ezientverschwindet und das Signal ungest
ort
ub ertragen wird. Es gibt hierb ei
folgende Trivialf
alle:
Kurzschlu
Z
2
=0
=
,
1
oene Leitung
Z
2
=
1
=1
mit Wellenwiderstand terminiert
Z
2
=
Z
1
=0
Von groer Bedeutung ist der Fall, da ein Signal zwischen zwei ICs ausgetauscht
wird. Weicht der Eingangswiderstand des ICs von der Imp edanz der Leiterbahn ab, so
tritt eine Reektion auf. Der reektierte Signalanteil wird selb er an dem Ausgang des
ersten Bauteils reektiert, falls der Ausgangswiderstand nicht mit der Leitungsimp e-
danz
ub ereinstimmt. Nachzweifacher Signallaufzeit
t
pd
, die das Signal zur
Ub ertragung
vom ersten zum zweiten IC b en
otigt, erreicht das Signal wieder den Eingang des zwei-
ten ICs und f
uhrt so zu St
orungen der Signalform. Ist die
Ub ertragungszeit
t
pd
kurz im
Vergleich zu der Signalanstiegszeit
t
r
, so liegt die St
orung auf der ansteigenden Flanke
des Signals und f
uhrt damit zu keiner relevanten Beeinussung des Signals. Bei schnel-
len Signalen, deren Anstiegszeiten die gleiche Gr
oenordnung der Signal
ub ertragung
erreichen, b enden sich die St
orungen auf dem logischen Spannungsp egel des Signals.
Auf den Signalp egeln liegen Spannungsspitzen, die sowohl zu einer
Ub erh
ohung als
auch zu einer kurzzeitigen Erniedrigung des eigentlichen Pegels f
uhren. Es kann zu
Fehlinterpretationen des logischen Zustandes kommen. Damit wird einsichtig, da, so-
bald die dopp elte
6
Signallaufzeit
t
pd
die Flankenanstiegszeit
t
r
ub ersteigt, unb edingt
imp edanzangepate Leiterbahnen verwendet werden m
ussen: [21 ]
t
r ise
<
2
t
pd
(3.9)
500 mV
2 ns
Abbildung 3.5: 400 Mbit/s Signal ohne Abschlu der Leiterbahn (ob ere Kurve) und
mit 50-Terminierung der Mikrostreifenleitung (untere Kurve). In der ob eren Kurve
erkennt man die Reektionen, die dem Signal
ub erlagert sind.
6
Das reektierte Signal mu die Leiterbahn einmal hin- und wieder zur
ucklaufen.
61
3.3.2 Mikrostreifenleiterbahn en
Signalleitung
Masseflaeche
b
d
t
Platinenmaterial
Abbildung 3.6: Querschnitt eines Mikrostreifenleiters
Zur Vermeidung von Reektionen empehlt es sich, Leiterbahnen mit b ekannter
charakteristischer Imp edanz zur Signal
ub ertragu ng zu verwenden. Eine M
oglichkeit
hierf
ur sind Mikrostreifenleiter. Abbildung 3.6 zeigt den Querschnitt durch eine solche
Leitung. Eine Mikrostreifenleiterbahn b esteht aus einer Bahn aus elektrisch leitendem
Material, z.B. Kupfer, das von einer Masse
ache durch das isolierende Platinenmate-
rial getrennt ist. Die Imp edanz der Leitung ist abh
angig von der Dicke d der Platine,
der Dielektrizit
atskonstante
r
des Platinenmaterials und von der Breite b der Leiter-
bahn selb er. Die Dicke t der Metallschicht der Leiterbahn kann meist vernachl
assigt
werden. Die Imp edanz
Z
0
der Mikrostreifenleiterbahn kann nun durch Gleichung 3.10
abgesch
atzt werden [21].
Z
0
=
87
p
r
+1
;
41
ln
5
;
98
d
0
;
8
b
+
t
!
(3.10)
Die Imp edanz der Mikrostreifenleitungen, die f
ur die Frequenzverdopp elungsschal-
tungen verwendet werden, sind auf 50 festgelegt. Als Boardmaterial wird eine Stan-
dardplatine aus Ep oxydharz, welches eine Dielektrizit
atskonstante von ungef
ahr
r
=5
b esitzt, eine Dickevon d=1.5 mm und eine Kupferb eschichtung von
t
=17
m
auf-
weist, verwendet. L
ost man Gleichung 3.10 nach b auf, ergibt sich in diesem Fall f
ur
Z
0
= 50 eine Breite von b=2.54mm.
Die Signal
ub ertragun gszeit
v
,
1
pd
pro L
angeneinheit in einer Mikrostreifenleitung l
at
sichn
aherungsweise b erechnen durch:
v
,
1
pd
=0
:
034
p
0
:
475
r
+0
:
67
ns=cm
(3.11)
Mit einer Dielektrizit
atskonstante von
r
=5 f
ur das Ep oxydharz-Platinenmatrial
erh
alt man eine Signallaufzeit von:
v
,
1
pd
=0
:
059
ns=cm
(3.12)
62
Wie im vorangegangenen Abschnitt erw
ahnt, b esitzen die Signale der Ratenverdop-
p elungsschaltung mittlere Flankenanstiegszeit von 225 ps. Bei diesen Zeiten erreicht
b ereits f
ur L
angen von einigen cm die Signallaufzeitverz
ogerung der Mikrostreifenlei-
tung die gleiche Gr
oenordnung wie die Signalanstiegszeit o der
ub ersteigt diese sogar.
Ein Vergleich mit Absch
atzung 3.9 zeigt, da b eim Aufbau einer Schaltung, die mit
Signalen arb eitet, die im angestrebten Ratenb ereich liegen, die Terminierung der Lei-
terbahnen erforderlich ist.
In den Gleichungen 3.10, 3.11 und 3.12 wurden einige Vereinfachungen angenommen.
F
ur genauere Berechnungen mu die Dielektrizit
atskonstante
r
durch eine eektive
Dielektrizit
atskonstante
ef f
ersetzt werden. In dieser Konstante
ef f
ist b er
ucksich-
tigt, da ein Teil des elektrischen Feldes zwischen Leiterbahn und Masse
ache durch
die Luft
7
verl
auft, wo durch der Wert von
ef f
etwas unter dem von
r
liegt. Eine wei-
tere Vereinfachung b esteht darin, die Dielektrizit
atskonstante als frequenzunabh
angig
anzunehmen. Tats
achlich ab er zeigt sich, da f
ur h
ohere Frequenzen, n
amlich dann,
wenn die Wellenl
ange des Signals in gleiche Gr
oenordnung wie die geometrischen Aus-
dehnungen der Mikrostreifenleiter kommt, eine Disp ersionsrelatio n vorhanden ist. Die
Dielekrizit
atskonstante wird frequenzabh
angig und st
ort damit den Imp edanz ange-
paten Aufbau von HF-Schaltungen. Beide Eekte sind ab er b ei den Anwendungen
im Rahmen dieser Diplomarb eit vernachl
assigbar.
3.3.3 Terminierung der Leiterbahnen
Eine Terminierung der Mikrostreifenleitungen wird b ei den Anstiegszeiten der in der
Ratenverdopp elungsschaltung b enutzten Signale unverzichtbar. Da ausschlielich Mi-
krostreifenleiter mit einer Imp edanz von 50 verwendet wurden, wird im folgenden
nur no chvom 50
-Abschlu
der Leiterbahnen die Rede sein. Alle
Ub erlegungen gelten
jedo ch auchf
ur andere Imp edanzwerte. Die im folgenden b eschrieb enen Techniken zur
Terminierung der Leiterbahnen sind sp eziell auf die Motorolla ICs aus der MC10EL-
Serie abgestimmt. Die entscheidenden Faktoren, die in den
Ub erlegungen Beachtung
nden, sind neb en der Signalanstiegszeit, der hohe Eingangswiderstand und die geringe
Ausgangsimp edanz von 7 dieser ICs.
Die einfachste M
oglichkeit des Leiterbahnabschlusses ist die sogenannte
seriel le
Terminierung
. Ein 50-Widerstand wird in Reihe hinter den Signal treib enden IC vor
die Mikrostreifenleitung geschaltet. Die Signalp egel werden hierdurchzwar halbiert,
jedo chwerden diese am Eingang des Signal empfangenden ICs wieder verdopp elt, da es
aufgrund des sehr hohen Eingangswidersta ndes des ICs zu einer nahezu vollst
andigen
Reektion des Signals kommt (vgl. hierzu Tab elle 3.3.1). Das reektierte Signal wird
durch den 50 Widerstand am Ausgang des ersten ICs nicht erneut reektiert, wo durch
das Signal am Eingang des empfangenden ICs ungest
ort bleibt.
F
ur die Entwicklung der Frequenzverdopp elungsschaltungen und auchf
ur sp
atere
Arb eiten im Rahmen dieser Diplomarb eit wurde jedo ch Gebrauchvon einer anderen
Abschlutechnik gemacht [22 ]. Diese ist in Abbildung 3.7 dargestellt.
7
Luf t
r
1
63
Ω
Ω
R2 = 130
A
Z0
Vee = -5.2 V
Vcc = 0 V
R1 = 82
Abbildung 3.7: Parallele Terminierung mit einer Versorgungsspannug
Der 50-Abschluwiderstand wird hierb ei parallel zur Signalquelle an den Eingang
des Signal empfangenden ICs gelegt. Die ICs der MC10EL Serie sind so ausgelegt,
da im g
unstigsten Fall der 50 Widerstand gegen die Terminierungsspannung von
V
TT
=
,
2
V
geschaltet wird. Durch die Verwendung eines Abschluwiderstandes ge-
gen -2V wird eine weitere Versorgungsspannung n
otig. Dies kann umgangen werden,
indem man, wie in Abbildung 3.7 zu erkennen ist, einen Spannungsteiler mit zwei
Widerst
anden b enutzt, von denen der eine gegen -5.2 V und der andere gegen Masse
gelegt ist. W
ahlt man die Werte dieser Widerst
ande so, da zum einen der eek-
tive Widerstandswert der Parallelschaltung b eider Einzelwiderst
ande 50 entspricht,
und zum anderen der Spannungsabfall am Punkt A (siehe Figur 3.7) zwischen den
Widerst
anden -2V gegen Masse b etr
agt, so hat man die Bedingungen der parallelen
Terminierung erf
ullt. Es wird lediglich die -5.2V Spannung b en
otigt. In Formeln aus-
gedr
uckt, lauten die Bedingungen f
ur die Widerstandswerte:
1
R
1
+
1
R
2
=
1
Z
0
(3.13)
R
1
R
1
+
R
2
=
V
TT
V
EE
(3.14)
L
ost man dieses Gleichungssystem auf, so ergibt sich:
R
2
=
Z
0
V
EE
V
TT
(3.15)
R
1
=
1
V
EE
V
TT
,
1
R
2
(3.16)
Mit den verwendeten Werten von
Z
0
= 50,
V
EE
=
,
5
:
2
V
und
V
TT
=
,
2
:
0
V
ben
otigt man daher Widerst
ande der Werte
R
2
= 130 und
R
1
= 82.
Ein Vorteil dieser Art des Leiterbahnabschlusses ist es, da auf der gesamten L
ange
64
der Mikrostreifenleitung das Signal in ungest
orter Form mit voller Amplitude vor-
liegt. Dies erm
oglicht, das Signal an b eliebigen Stellen zu Mezwecken o der auch zur
Verteilung auf mehrere ICs auszukopp eln. Auerdem entf
allt der b ei ECL Bausteinen
stets notwendige
pul l-down Widerstand
gegen die negativeVersorgungsspannung. Diese
Aufgab e
ub ernimmt b ei Gebrauch eines parallelen Abschlusses der 130-Widerstand
gegen -5.2V. Ein Nachteil gegen
ub er der ob en kurz b eschrieb enen seriellen Terminie-
rung ist der erh
ohte Leistungsverbrauch aufgrund des Stromusses durch die b eiden
Widerst
ande. Solche
Ub erlegungen spielen allerdings b ei der nicht allzu umfangreichen
Ratenverdopp elungsschaltung mit wenigen Verbrauchern eine untergeordnete Rolle.
Ein weiterer Punkt, der w
ahrend der Entwicklung von HF Platinen Lay-outs b e-
achtet werden mu, ist die Vermeidung spitzer Winkel in der F
uhrung der Mikrostrei-
fenleitungen. Eine scharfe Ecke in der Leiterbahn w
urde die Breite dieser Bahn an
dieser Stelle erh
ohen und damit zu einer lokalen
Anderung der Imp edanz f
uhren. Die
Leiterbahnen werden deshalb maximal um 45
-Winkel gef
uhrt.
Die Terminierung der Leiterbahn gegen eine Spannung von -2.0 V erfordert einen
kleinen Ausgangswiderstand des Signaltreib ers. Die Chip-Tester-Kan
ale b esitzen hin-
gegen einen Ausgangswiderstand von 50, der in Reihenschaltung mit der Leiterbahn-
imp edanz gegen die -2V Terminierungsspannung liegt. Hierdurchkommt es an den
Eing
angen der Receiver zu einer Reduzierung des im Chip-Tester-Set-Up eingestellten
Signalhubs. Eb enso m
ussen die absoluten Spannungsp egel der Chip-Tester-Signale ge-
gen
ub er den Standard-ECL-Pegeln zu h
oheren Werten hin korrigiert werden, da die
Spannungen am Leiterbahnabschlu durch die negativeTerminierungsspannung zu die-
ser hin verschob en werden. Ein Signalhub eines Chip-Tester-Signal s von 1.2 V um eine
mittlere Spannung von ca. -0.6 V erzeugt am terminierten Eingang eines Receivers
ungef
ahr die Standard-ECL-Pegel. Eine Optimierung der Pegeleinstellung der Chip-
Tester-Eingangssign ale wird in Kapitel 3.6.3 b eschrieb en.
3.3.4
Ub ersprechen
Um das
Ub ersprechen eines Signals von einer Leiterbahn auf eine b enachbarte Leitung
m
oglichst gering zu halten, b enden sich Masse
achen zwischen neb eneinanderliegen-
den Leiterbahnen. Mit Hilfe von Durchkontaktierungen zur Masse
ache wird ein guter
Kontakt zur Masse hergestellt. Als Faustregel gilt hier, da der Abstand zwischen
Leiterbahn und der zwischenliegenden Masse
ache ungef
ahr der Breite der Leiterbahn
selb er entsprechen soll, und auch die Breite der Masse
ache sollte mindestens so gro
wie die der Mikrostreifenleitung sein.
3.3.5 Signald
ampfung
Die D
ampfung der Signalampli tude b ei der Leitung der Signale
ub er Mikrostreifenleiter
ist zwar gr
oer als b eispielsweise die D
ampfung in Koaxialkab eln. Sie ist ab er b ei
den L
angen der Leiterbahnen, wie sie in den hier aufgebauten Schaltungen auftreten,
vernachl
assigbar.
65
3.3.6 Stabilisieru ng der Versorgungsspannung
Die extrem kurzen Schaltzeiten der ECL-Gatter k
onnen Probleme mit der Spannungs-
versorgung b ereiten. Es mu schnell eine ausreichende Menge Strom f
ur das Signal zur
Verf
ugung gestellt werden. Ist die Versorgungsspannung aufgrund dieses Eekts
ub er-
lastet, so sinkt die Spannung gegen
ub er der Masse ab. Dies kann schlielich zu einer
R
uckkopplungen zwischen Versorgungsspannung und Signal f
uhren. Um dem entge-
genzuwirken, k
onnen Kapazit
aten an den Versorgungsspannungsanschl
ussen verwendet
werden. Die Funktion dieser Kondensatoren b esteht darin, m
oglichst schnell Ladungen
f
ur den Schaltvorgang zur Verf
ugung zu stellen. Zur Abblo ckung an den
V
EE
Eing
angen
der Motorola IC wird sich daher einer Staelung von vier parallelgeschalteten Konden-
satoren b edient (siehe Bild 3.8 ). Die Werte dieser Kapazit
aten wurden gew
ahlt zu
100pF, 1nF, 47 nF und 6
:
8
F
. Da der Kondensator mit der kleinsten Kapazit
at am
schnellsten Ladungen liefern kann, ist dieser am n
achsten zum Spannungsversorgungs-
anschlu des ICs angebracht. Die Reihenfolge der weiteren Kondensatoren ist den
Kapazit
aten nach angepat.
EE
100pF 47nF1nF F6,8µ
1nF
100pF
"High-Q"
schnelles
Signal
VEE
V
Eingang
Receiver/XOR
EE
V
Abbildung 3.8: Abblo ckung der Spannungsversorgung durch Kopp elkapazit
aten
Eb enso mu an dem Widerstand des 50-Abschlusses, der mit der Spannungsver-
sorgung
V
EE
verbunden ist, diese gegen die Masse durch Kondensatoren entkopp elt
werden. Hierzu werden Kapazit
aten von 100pF und 1nF an jedem der 130 Wi-
derst
ande verwendet, wob ei f
ur den 100pF Kondensator ein sogenannter
High-Q
chip
Kondensator verwendet wird, der wegen seiner geringen Induktivit
at b esonders gute
HF Eigenschaften b esitzt.
66
3.4 Schaltplan der Ratenverdopp elungsschaltung
Der Schaltplan der kompletten Ratenverdopp elungsschaltung (vgl. Abbildung 3.4),
der sichunter Beachtung der in den vorangegangenen Abschnitten aufgef
uhrten Re-
geln ergibt, ist in Figure 3.9 dargestellt. Die b eiden vom Chip-Tester kommenden
digitalen Signale werden jeweils zur Verringerung der Signalanstiegzeit zu einem Re-
ceiver (MC10EL16) gef
uhrt. An den Eing
angen b enden sich parallele 50-Abschl
usse.
Da keine dierentiellen Signale verwendet werden, mu der invertierte Eingang des Re-
ceivers, der mit einem dierentiellen Eingang ausgestattet ist, an die
V
BB
Spannung
angeschlossen werden. Sie kann an einem Pin des Motorola ICs abgegrien werden. Auf
diese Weise wird der logische Zustand in b ezug auf diese Referenzspannung deniert.
Auch hier wird die Spannung wieder durch einen Kondensator mit einer Kapazit
at von
47nF abgeblo ckt.
Die Receiver-Ausgangssignale werden auf die b eiden Eing
ange eines XOR-Gatters
(ME10EL07) gegeb en. Auch diese Leitungen sind durch parallele Terminierung ab-
geschlossen. Da diese Verbindungen zwischen Receiver-Ausgang und XOR auf der
Platine sehr kurz (2-3 cm) ausgef
uhrt sind, ist hier ein 50-Abschlu nichtunb edingt
erforderlich. Da ab er die gew
ahlte Art der Terminierung der Leiterbahn die Aufgab e
des
pul l-down
Widerstandes am ECL-Gatter-Ausgang mit
ub ernimmt und dieser, wenn
kein Abschlu vorhanden w
are, hinzugef
ugt werden m
ute, ist durch den 50 Abschlu
kein erheblicher Mehraufwand an Bauteilen o der Platzb edarf n
otig.
VEE
VEE
100pF 47nF1nF F6,8µ
100pF
VEE
"High-Q"
1nF
100pF
VEE
"High-Q"
1nF
F6,8µ
100pF 47nF1nF F6,8µ
EE
V
EE
V
1nF
100pF
"High-Q"
schnelles
Signal
Signal
schnelles
"High-Q"
100pF
1nF
400 Mbit/s
47nF
47nF
400 Mbit/s
100pF 47nF1nF
Ω
82Ω
130Ω
130Ω
=1
82
Ω82
Ω130 Ω130 Ω
800 Mbit/s
82
Abbildung 3.9: Passive Multiplexerschaltung zur Verdopp elung der Datenrate
67
3.5 Die erste Testplatine
Zur Erprobung der Verdopp elung der Datenrate wurde zun
achst ein Testb oard ent-
wickelt. Abbildung 3.10 zeigt eine Photo dieses Testb oards. Man erkennt die unter-
schiedlichen Schaltungen und Teststrukturen, die auf dieser Platine aufgebracht sind:
2
3
3
4
1
5
7
5
6
666
6
6
7
Abbildung 3.10: Photographie des Testbaords
1. Ein Chip-Tester-Signal wird zu einem Receiver gef
uhrt und anschlieend auf eine
Lemo o der SMA-Buchse.
2. Ein Chip-Tester-Signal wird zu einem Receiver gef
uhrt und wieder zur Signal-
analyse zur
uck in den Chip-Tester geleitet.
3. Zwei komplette Multiplexerschaltungen zur Verdopp elung der Datenrate zweier
Chip-Tester-Kan
ale. Die Ausgangssignal e b eider Schaltungseinheiten werden
zur
uck auf Eing
ange des Chip-Testers gegeb en. Hierb ei wird ein ratenverdopp el-
tes Signal
ub er eine Mikrostreifenleitung, die
ub er die gesamte L
ange der Platine
verl
auft,
ub ertragen.
4. Zwei Mikrostreifenleitungen verbinden eine SMA/Lemo-Buchse bzw. eine zwei-
p olige Flachbandsteckerbuchse mit Chip-Tester-Eingangs kan
a len.
5. Drei Mikrostreifenleitungen zu Testzwecken: ein gerades Mikrostreifenleiterst
uck
(ca. 17 cm), eine Mikrostreifenleitung der gleichen L
ange, die um zahlreiche (10)
45
Kurven gef
uhrt wird und schlielich eine Mikrostreifenleitung, deren Breite
und damit auch deren Imp edanz variiert wird.
68
6. Masse
achen zur Reduzierung des
Ub ersprechens und der Einstreuung von Si-
gnalen aus der Umwelt (z.b. Radiosender)
7. Durchb ohrungen zur genauen Positionierung der Platine auf dem Chip-Tester
Die Unterseite der Platine dient als Masse
ache, wob ei darauf geachtet wurde, da
die Masse
ache m
oglichst nicht durch Leitungen o der Bauteile, die aus Platzgr
unden
auf die Unterseite gelegt wurden, in getrennte Bereiche separiert wurde. Die Kontakte,
mit denen das Board mit den Pogo-Pins des Chip-Testers, die zur Ein- und Auskopp-
lung der Chip-Tester-Signale dienen, kontaktiert wird, b enden sich eb enfalls auf der
Unterseite. Hierdurch wird auch eine gute Masseverbindung der Platine mit der Masse
des Chip-Testers gew
ahrleistet. Eine vollst
andige Vergoldung s
amtlicher Kupfer
achen
und damit auch der Kontakt
achen f
ur die Pogo-Pins, garantiert sehr gute Kontakt-
qualit
aten, da die Pogo-Pins des Chip-Testers eb enfalls vergoldet sind. Es treten dort
keine Kontaktspannungen auf, wie es b ei Verwendung unterschiedlicher Metalle der
Fall w
are. Die Teststrukturen auf der Platine dienten zur Sammlung von Erfahrungen
im Umgang mit der
Ub ertragung ho chfrequenter Signale
ub er Mikrostreifenleitungen,
die f
ur die Entwicklung der Folgeplatinen von Nutzen war. Eb enso erm
oglichten sie mit
den Mikrostreifenleitungen, die von einer Buchse direkt zum Chip-Tester zur
uckgef
uhrt
werden, den Test von Kab eln. Dies war f
ur die Entwicklung des sp
ateren Testaufbaus
mit zwei getrennten Platinen, b ei dem ho chfrequente Signale zwischen den Platinen
ausgetauschtwerden m
ussen, von groer Bedeutung.
3.6 Messungen
F
ur den Aufbau einer Umgebung f
ur den TASIC-Test waren folgende Fragestellungen
in b ezug auf das erste Testb oard von groer Wichtigkeit:
1. Funktioniert das Prinzip der passiven Multiplexerschaltung zur Verdopp elung der
Datenrate?
2. Sind die Flankenanstiegszeiten der Signale der Motorola ICs wirklichschnell ge-
nug, um Datenraten von 800 Mbit/s zu erzeugen?
3. Wie gut arb eitet die Frequenzverdopp elung b ei der hohen Datenrate von 800
Mbit/s? KommteszuSt
orungen der Signalform durch Reektionen o der Ein-
streuungen von auen?
4. Wie sieht die Zeitstabilit
at der erzeugten Signale aus? Ist sie ausreichend zum
Test des TASIC-Clo ck-Generators?
5. Wie stabil ist das Signal gegen
ub er Parametern wie Amplitude und Spannungs-
p egel der Eingangssign ale an den Receivern sowie am XOR-Gatter?
6. Wie genau k
onnen Signale mit so hoher Datenrate mit dem Chip-Tester o der
einem Oszilloskop analysiert werden?
69
7. Wie sieht die
Ub ertragungsqualit
at von Mikrostreifenleitungen (Teststrukturen)
und Kab eln aus?
3.6.1 Messungen der Signale
Zu
achst wurden Signale mit alternierender Bitfolge (10101 ...) erzeugt. Abbildung
3.11 zeigt die Messung der drei in den Chip-Tester zur
uckgef
uhrten Signalkan
al e. Zur
Messung der Signale wurde von der Oszilloskopfunktion des Chip-Testers Gebrauch
gemacht. Die Datenrate der Signale, die in Abbildung 3.11 gezeigt werden, b etr
agt die
H
alfte der maximal zu erreichenden und angestrebten Datenrate, also 400 Mbit/s f
ur
das XOR-Ausgangssignal und 200 Mbit/s f
ur die Receiver-Signale.
0 5 10 15 20 25 30 35 40 ns
Kanal "kurz"
0 V
-1 V
-2 V
0 V
-1 V
-2 V
0 V
-1 V
-2 V
Kanal "lang"400 Mbit/s nach Verdoppelung der Datenrate
400 Mbit/s nach Verdoppelung der Datenrate
Abbildung 3.11: Messung von Testb oardsignal en mit dem Chip-Tester
Die untere Mekurve zeigt das Ausgangssignal des Receivers. Die b eiden dar
ub er
b endlichen Kurven sind Messungen der b eiden XOR-Gatter-Ausgangssignale. Im
Vergleich zu der unteren Mekurve ist deutlich die Verdopp elung der Bitrate auf 400
Mbit/s zu erkennen. Die b eiden Kurven zeigen keine ins Auge stechende qualitativen
Unterschiede in der Signalg
ute. Die Leitung des 400 Mbit/s Signals
ub er die gesamte
Platinenl
ange hat demnachkeinen negativen Einu auf das Signal. Ein geringer Lauf-
zeitunterschied infolge der verschiedenen Wegl
angen, die die b eiden Signale zur
uckle-
gen, ist jedo ch sichtbar. Die achen, rechteckigen Kurven
ub er den Mekurven zeigen
70
die logischen Pegel der Chip-Tester-Signal e, die zu den Receivern gesendet werden, zu
dem b etreenden Zeitpunkt.
Eine Aufnahme der Signale b ei der Datenrate von 800 Mbit/s mit der Oszillo-
skopfunktion des Chip-Testers ist allerdings nichtm
oglich. In Abbildung 3.12 sind
untereinander Messungen der ratenverdopp elten Signale mit Raten von 400 Mbit/s,
600 Mbit/s und 800 Mbit/s dargestellt. Es zeigt sich, da die gemessene Signalqua-
lit
at mit zunehmender Datenrate stark abnimmt. Der Grund f
ur dieses Verhalten
liegt in den Komparatoren der Chip-Tester-Eingangsstu fen, die zwar schnelle Signal-
anstiegszeiten in der hier vorliegenden Zeit verarb eiten k
onnen, wie ein Vergleich mit
der Messung eines 400 Mbit/s Signals zeigt; ein Problem stellt jedo ch die L
ange des
Pulses dar, die mindestens 2 ns b etragen mu, um vom Chip-Tester richtig analysiert
werden zu k
onnen (vgl. Tab elle 3.1). Damit ist eine Untersuchung von Signalen mit
einer Datenrate von
ub er 500 Mbit/s nichtm
oglich. Diese Einschr
ankung der Chip-
Tester-Eingangsstufe stellt jedo chf
ur die sp
ateren Tests sowohl des TASICs als auch
des endg
ultigen kompletten Level-1-Trigger ASICs keine Behinderung dar, da die Aus-
gangssignal e dieser Chips eine maximale Datenrate von 160 Mbit/s (TASIC) bzw. 320
Mbit/s (Prozessor-ASIC) b esitzen.
-1 V
-2 V
400 Mbit/s
600 Mbit/s
800 Mbit/s
3.33 ns
2.5 ns
5 ns
20 4 6 8 10 12 14 16
0 V
-1 V
-2 V
0 V
-1 V
-2 V
0 V
bit
Abbildung 3.12: Messung eines 400 Mbit/s Signals (ob ere Kurve), eines 600 Mbit/s
Signals und eines 800 Mbit/s Signals mit dem Chip-Tester. Man b eachte, da die
x-Achse nicht in der Zeit skaliert ist.
Die Messung der auf dem Testb oard generierten Signale b ei einer maximalen Daten-
rate von 800 Mbit/s wurde mit einem Oszilloskop (Tektronix Tek784A + P6542 Active
Prob e [23 ] ) wiederholt, welches eine analoge Eingangbandbreite von 1 GHz b esitzt.
71
Die Messung, die in der unteren Mekurvevon Abbildung 3.13 zu sehen ist, demon-
striert, da die Verdopp elung der Datenrate auch b ei einer Bitrate von 800 Mbit/s des
XOR-Ausgangssignals mit der entwickelten Schaltung funktioniert. Die ob ere Me-
kurve zeigt das im Chip-Tester generierte 400 Mbit/s Signal. Aufgrund der relativ
langsamen Signalanstiegs zeit von ungef
ahr 1 ns ist das Rechtecksignal zu einem ab-
gerundeten Dreiecksignal entartet. Die mittlere Kurve in Bild 3.13 zeigt nun das 400
Mbit/s Signal nach dem Durchlauf durch einen Receiver. Die Flankenanstiegs- und
Abstiegszeiten hab en sich gegen
ub er dem urspr
unglichen Chip-Tester-Signal deutlich
verk
urzt.
0
XOR Ausgangssignal, 800 Mbit/s
2 4 6 8 101214161820ns
1V
-1.73 V
-0.89 V
-1.73 V
-0.85 V
-1.73 V
-0.8 V
Zeit
Spannung
Receiver Ausgangssignal, 400 Mbit/s
Chip Tester Signal, 400 Mbit/s
Abbildung 3.13: Die ob ere Kurve zeigt das im Chip-Tester generierte 400 Mbit/s Sig-
nal. Die mittlere Kurve zeigt dieses Signal nachdem es den Receiver passiert hat.Man
erkennt die schnellere Anstiegszeit. Die untere Kurve ist eine Messung des XOR-
Ausgangssignal s mit einer Datenrate von 800 Mbit/s. Die Messungen wurden mit
einem Tektronix Oszilloskop aufgenommen.
Die bisher gezeigten Tests b eruhen alle auf dem einfachen Testbitmuster einer al-
ternierenden Folge aus '1' und '0'. Da man mit der Ratenverdopp elungsschaltung
ab er auch b eliebige Bitmuster mit 800 Mbit/s erzeugen kann, zeigt Abbildung 3.14.
Jeweils drei Bit sind zu einem Datenwort zusammengefat, das von 0 bis 7 ho chgez
ahlt
wird. Die Bitmuster der b eiden Chip-Tester-Kan
ale, die zu einem Signal mit dop-
p elter Datenrate multiplext werden, m
ussen geeignet programmiert sein, so da nach
durchgef
uhrter Ratenverdopp elung auch wirklich das gew
unschte Bitmuster erzeugt
72
wird. F
ur diese Aufgab e steht ein C-Programm zur Verf
ugung, welches die gew
unsch-
ten Testvektoren des gemultiplexten Signals in die entsprechenden Bitfolgen der b eiden
zugeh
origen Chip-Tester-Eingang skan
ale konvertiert.
1
1
2345670
0000 011111101 110010 1
500 mV
5 ns
000
Abbildung 3.14: Eine drei Bit breite Dualzahl wird von 0 bis 7 gez
ahlt. Die Datenrate
b etr
agt 800 Mbit/s.
3.6.2 Messung der Signalanstiegszeit
Bereits anhand der Oszilloskopaufnahmen ist qualitativ erkennbar, da die Flankenan-
stiegzeiten der Ausgangssignale der Motorola ICs ausreichend f
ur die Erzeugung von
800 Mbit/s Datenstr
omen sind. Zu einer genaueren Bestimmung der Signalansti egszeit
wurden mit einem Tek784 Oszilloskop jeweils 400 Werte der Anstiegszeit aufgenommen.
Die vom Oszilloskop gemessene Anstiegszeit ist durch die b egrenzte analoge Bandbreite
der Eingangsstufe des Oszilloskops und die Kapazit
at des Tastkopfes, mit dem das
Signal von der Platine ausgekopp elt wird, b eeinut. Der Eingangsverst
arker des Os-
zilloskops stellt f
ur hohe Frequenzen einen Tiefpa, der zu endlichen Signalansti egszeit
t
osz
f
uhrt, dar. Da das Eingangssig nal selb er eine endliche Flankenanstiegszeit
t
sig nal
b esitzt,
ub erlagern sich b eide Eekte. Die Signalanstiegs zeiten k
onnen n
aherungsweise
quadratisch addiert werden, um das Quadrat der vom Oszilloskop gemessenen Signal-
anstiegszeit
t
mess
zu erhalten [24]. F
ur die wahre Signalanstiegszeit gilt daher:
t
sig nal
=
q
t
2
mess
,
t
2
osz
(3.17)
Die Zeit
t
osz
l
at sich aus der analogen Eingangsbandbrei te
f
g
des Oszilloskops mit
Gleichung 3.18 ermitteln:
73
t
osz
=
1
2
f
g
ln
80%
20%
!
(3.18)
Die Herstellerangab e der Grenzfrequenz
8
f
g
des Tek784A Oszilloskops in Kombi-
nation mit einem P6542 Tastkopf b etr
agt 1 GHz.
0
25
50
75
100
0.8 1 1.2
Chip Tester [ns]
N/0.02ns
0
20
40
0.2 0.4
Receiver [ns]
N/0.016ns
0
20
40
60
80
0.2 0.4
XOR-Gatter [ns]
N/0.016ns
Abbildung 3.15: Messung der korrigierten Signalanstiegs zeiten. Jeweils 400 aufgenom-
mene Werte sind in Histogramme aufgetragen. Links Messung des Chip-Tester-Signals,
in der Mitte des Receiver- (ME10El16) und rechts des XOR- (ME10EL07) Ausgangs-
signals
In den Histogrammen in Abbildung 3.15 sind die auf diese Weise korrigierten Werte
eingetragen. Links ist die Anstiegszeit des Chip-Tester-Signals zu sehen, in der Mitte
die Anstiegszeit des Receiver-Ausgangssignals und rechts des XOR-Ausgangssignals.
Man b eachte den unterschiedlichen Zeitb ereich b ei der Messung des Chip-Tester-Signals .
Die Anstiegszeiten b etragen demnach im Mittel:
Chip-Tester 900 ps
Receiver 310 ps
XOR 330 ps
3.6.3 Zeitstabilit
at
Eine wichtige Anforderung an die Signalquali t
at des ratenverdopp elten Signals, b esteht
darin, da die zeitlichen Schwankungen, denen Signalp erio de und 'Bitl
angen' unterwor-
fen sind, ein gewisses Ma nicht
ub erschreiten. Die kleinste auf dem TASIC verwendete
Zeitskala wird durch die programmierbaren Verz
ogerungsbl
ocke an den Eingangsstufen
der 800 Mbit/s Datenkan
ale, die in 250 ps Schritten gesetzt werden k
onnen, deniert.
Bleibt die zeitliche Ungenauigkeit der auf dem Testb oard erzeugten Signale unterhalb
8
Unter der Grenzfrequenz o der Bandbreite versteht man die Frequenz, welche den Eingangs-
verst
arker, der hier als Tiefpass angesehen wird, mit deiner D
ampfung von -3db passiert.
74
dieser Grenze, so sollte ein f
ur den Test des TASICs ausreichendes Zeitverhalten des
Signals vorliegen.
Die zeitliche Struktur des ratenverdopp elten XOR-Ausgangssignals wird mageblich
durch Asymmetrien der b eiden Eingangssigna le verursacht. St
orende Faktoren hierb ei
sind:
Das Tastverh
altnis eines o der b eider XOR-Eingangssignal e ist ungleich 1:1.
Die zeitliche Verschiebung zwischen b eiden XOR-Eingangssignal en weichtvon
der halb en Taktl
ange der Eingangssig nal e ab.
-2000
-1800
-1600
-1400
-1200
-1000
-800
-600
-400
-200
0
0 2000 4000 6000 8000 10000 12000 14000
simulation
-2000
-1800
-1600
-1400
-1200
-1000
-800
-600
-400
-200
0
0 2000 4000 6000 8000 10000 12000 14000
’delay90.dat’
0.5 V
2 ns
mV
mV
2 ns
0.5 V
b)
b)
a)
2 ns
2 ns
c)
d)
Abbildung 3.16: Simulation und Messung des XOR-Ausgangssignals mit schlechtem
Zeitverhalten
75
Um die verschiedenen Ein
usse auf die Zeitstruktur des XOR-Ausgangssignal zu
verstehen, wurde eine einfache Simulation programmiert. In dieser Simulation k
onnen
Spannungsp egel, Signalanstiegs zeiten sowie p ositive und negative Signall
ange der b ei-
den XOR-Eingangssigna le unabh
angig vorgegeb en werden. Das XOR-Ausgangssignal
wird anhand dieser Information b erechnet. Die Signalformen werden hierb ei n
ahe-
rungsweise als trap ezf
ormig b etrachtet. In Abbildung 3.16 sind Messungen und Si-
mulationen von Signalen mit unzureichendem Zeitverhalten gezeigt. Kurve a) stellt
hierb ei die Simulation eines XOR-Ausgangssignals dar, b ei dem b eide Eing
ange ein
unsymmetrisches Tastverh
altnis hab en. Bei der alternierenden Folge von '1' und '0'
Pegeln der Eingangssigna le ist die zeitliche Dauer des '1' Zustandes l
anger angesetzt
worden als die des '0' Zustandes. Dies b ewirkt eine zeitliche Verzerrung des Signals.
Kurve b) zeigt eine Messung, b ei der eine entsprechnende Konguration vorlag. In
Kurve c) ist eine Simulation f
ur den Fall zu sehen, da die zeitliche Verschiebung zwi-
schen b eiden XOR-Eingangssignal en nicht der halb en Bitl
ange entspricht. Dies f
uhrt
zu einer
Anderung des Tastverh
altnisses des XOR-Ausgangssignals, wie auch anhand
der in Kurve d) gezeigten Messung deutlich wird. Bei einer im Chip-Tester-Set-Up
eingestellten zeitlichen Verz
ogerung von einer halb en Bitl
ange tritt dieser Eekt in der
Regel nicht auf.
Mehr Probleme b ereitet hingegen die Behandlung der in den b eiden ob eren Kurven
gezeigten Signalasymmetrien. Sie werden durchXOR-Eingangssignal e, deren Tast-
verh
altnis von 1:1 abweicht, hervorgerufen. Das Tastverh
altnis dieser Signale ist von
den Spannungsp egeln der Chip-Tester-Eingangss ign ale abh
angig. Verschiebt man die
Spannungsp egel eines Chip-Tester-Signal s, so
andert sich aufgrund der relativ lang-
samen Signalanstiegszeit des Chip-Tester-Signals der Schaltzeitpunkt des Receivers,
der als Bezugspunkt weiterhin eine Spannung von -1.3 V verwendet. Dieser Zusam-
menhang ist sehr sensitiv. Bereits eine Verschiebung b eider logischer Spannungsp egel
eines Chip-Tester-Signals um 20-30 mV verursacht deutliche Ver
anderungen in der
Zeitstruktur des XOR-Ausgangssignals. Um ein m
oglichst symmetrisches ratenverdop-
p eltes Signal zu erhalten, m
ussen die Chip-Tester-Spannungsp egel so gew
ahlt werden,
da die Receiver-Ausgangssignale ein Tastverh
altnis von 1:1 b esitzen. Hierzu wurden
die Spannungsp egel variiert und die p ositive Signall
an ge, die b ei einem 400 Mbit/s
Signal 2.5 ns b etragen sollte, gemessen. Das Ergebnis dieser Messung ist in Bild 3.17
dargestellt. Auf der Abszisse ist der mittlere Spannungsp egel zwischen
High
- und
Low
-
Pegel aufgetragen. Der Signalhub wurde konstant b ei 1.2 V b elassen. Man erkennt,
da b ei einem mittleren Pegel im Bereich zwischen -0.6 bis -0.5 V, das Tastverh
altnis
des Receiver-Ausgangssignals einen Wert von ungef
ahr 1:1 annimmt.
Als Ma f
ur die Zeitstabilit
at des XOR-Ausgangssignals kann die Schwankung der
Perio dendauer
9
des Signals verwendet werden. Mit einem Oszilloskop wurden 400
Werte der Perio dendauer aufgenommen und die Verteilung dieser Werte in ein Histo-
gramm eingetragen. Diese Messung wurde f
ur verschiedene Spannungsp egel der Chip-
Tester-Eingangssign ale wiederholt. Abbildung 3.18 zeigt den Zusammenhang zwischen
der Standardabweichungen der Perio dendauerverteilung und der Spannungsmitte zwi-
9
Als Perio dendauer wird hier die Zeit zwischen den Mittelpunkten zweier ansteigender Signalan-
ken b ezeichnet.
76
schen den Pegeln. Die Schwankung der Signalp erio de nimmtf
ur einen Spannungswert
von ca. -0.54 V ein Minimum an. Dies steht in guter
Ub ereinstimmung mit der in
Abbildung 3.17 gezeigten Messung, die zeigt, da in diesem Fall die Tastenverh
altnisse
der b eiden XOR-Eingangssignal e b ei 1:1 liegen.
2
3
-1.4 -1.2 -1 -0.8 -0.6 -0.4 -0.2 0 0.2
Receiver Ausgangssignals
[V]
[ns]
mittlerer Spannungspegel des Receiver Eingangssignals
positive Signallaenge des
Abbildung 3.17: Abh
angigkeit der p ositiven Signall
an ge des Receiver-Ausgangssignals
von den Spannungsp egeln der Chip-Tester-Signale
50
100
150
200
250
300
350
400
-750 -700 -650 -600 -550 -500 -450 -400 -350
RMS%PEGEL
Standardabweichung der Periodendauer [ps]
mittlerer Spannungspegel zwischen ’1’ und ’0’ Pegel [mV]
Abbildung 3.18: Standardabweichung der Perio dendauer des XOR-Ausgangssignals als
Funktion des mittleren Spannungsp egel der Chip-Tester-Signale
Eine weitere Optimierung kann anschlieend no ch erzielt werden, indem die Signal-
p egel des einen Signals auf diesem Wert gehalten werden, w
ahrend die Pegel des an-
77
deren Kanals no chmals in einem engen Spannungsb ereich um diese Spannung variiert
werden. Das rechte Histogramm in Abbildung 3.19 zeigt die Perio dendauervertei-
lung eines XOR-Ausgangssignals , f
ur das die Chip-Tester-Pegel optimiert worden sind.
Der mittlere Pegel des einen Chip-Tester-Kanals ist hierb ei um 5 mV auf -0.59 V ge-
senkt worden, w
ahrend der andere Kanal einen mittleren Pegel von -0.54 V b esitzt.
Zum Vergleich ist im linken Histogramm die Verteilung der Perio dendauer eines Chip-
Tester-Signals dargestellt. Die Standardabweichung des 800 Mbit/s Signals b etr
agt
45 ps. Insgesamt liegen die Werte der Perio dendauer in einem 200 ps breitem Zeitin-
tervall. Damit ist die zeitliche Stabilit
at des Signals in einem zur Durchf
uhrung des
TASIC-Tests akzeptierbaren Bereich.
N/13.3ps
0
50
100
150
4.8 5 5.2 0
50
100
2.2 2.4 2.6 2.8
N/13.3ps
Chip-Tester-Signal
Periodendauer [ns] Periodendauer [ns]
XOR-Ausgangssignal
Abbildung 3.19: Verteilung der Perio dendauer eines Chip-Tester-Signals mit einer Da-
tenrate von 400 Mbit/s (links) und eines 800 Mbit/s XOR-Ausgangssignals (rechts).
Mit dieser Anpassung der Signalp egel der Chip-Tester-Signal e k
onnen auch Sig-
nalst
orungen infolge von Abweichungen der Receiver-Ausgangssignalp egel von den Stan-
dard-ECL-Pegeln ausgeglichen werden. Die g
unstigsten Spannungseinstellungen der
Chip-Tester-Signale weichen in diesem Fall von den ob en genannten Werten ab.
3.6.4 Kab eltests
Da der endg
ultige Aufbau f
ur den TASIC Test auf zwei Platinen aufgeteilt ist, erlangt
die Frage, auf welche Weise Signale b ei den hier b enutzten Datenraten zwischen den
Platinen ausgetauschtwerden k
onnen, eine zentrale Bedeutung. Aus diesem Grund
wurden verschiedene Kab eltyp en zur
Ub ertragung der auf dem Testb oard generierten
Signale getestet. Sinn dieses Kab eltest war es nicht, s
amtliche
Ub ertragungsparameter
78
und Eigenschaften der Kab el genau zu b estimmen. Vielmehr sollte durch einen quali-
tativen Test untersuchtwerden, ob b etreende Kab el f
ur die hier b en
otigten Aufgab en
verwenden werden k
onnen.
Tests wurden an einem RG316-Koaxial kab el mit SMA-Steckern und Buchsen sowie
an gebr
auchlichen Lemokab elsystemen (RG-58-Kab el mit Lemo-Stecker und Buchsen)
durchgef
uhrt. Bei dem RG316-Koaxialkab el handelt es sich um ein Kab el, welches eine
Teon Isolation zwischen Seele und Masseabschirmung b esitzt. Abbildung 3.20 zeigt
Oszilloskopaufnahmen eines 800 Mbit/s Signals - es handelt sich um die gleiche Bitfolge
wie in Abbildung 3.14 - vor (ob ere Mekurve) und nach (untere Mekurve) Durchlauf
eines SMA-Kab els. Die Kab ell
ange b etrug mit ungef
ahr 90 cm eine L
ange, die im Be-
reich der sp
ater f
ur den Testaufbau relevanten Kab ell
angen liegt. Man erkennt in Bild
3.20 keine Beeinussung der Signalquali t
at durch die
Ub ertragung durch das Kab el.
Signalreektionen infolge des Kab els m
uten sich b ereits auf die Signalquali t
at vor dem
Kab el auswirken, ab er auchimVergleich mit der in Abbildung 3.14 gezeigten Messung
zeigt sichkein qualitativer Unterschied des Signals. Hingegen ist eine Laufzeitverz
oge-
rung von ungef
ahr 5 ns feststellbar. Allgemein l
at sich die Signalverz
ogerung infolge
eines Kab els n
aherungsweise ausdr
ucken durch die Gleichung:
t
pd
=3
:
337
p
r
(3.19)
Mit einer Dielektrizit
atskonstante von
r
2
:
3f
ur Teon und Polyethylen isolierte
Kab el erh
alt man so eine Verz
ogerungszeit von
t
pd
=5
:
06
ns=m
,was den gemessenen
Wert von 4.7 ns auf 90 cm gut wiedergibt.
Abbildung 3.20: Test eines SMA-Koaxialkab els (RG-316 mit SMA-Steckern und Buch-
sen). Die ob ere Mekurve stellt das 800 Mbit/s Signal unmittelbar vor dem Kab el dar,
die untere Kurve das Signal hinter dem Kab el.
Ein weiterer Test unter Benutzung von 800 Mbit/s Signalen wurde mit einem Lemo-
Kab el durchgef
uhrt. Zus
atzlich b efanden sich an den Enden des Lemo-Kab els jeweils
ein SMA/BNC und BNC/Lemo-Adapter, um das Lemo-Kab el an die auf dem Test-
b oard b endlichen SMA Buchsen b efestigen zu k
onnen. Ab er auch hier zeigte sichkein
79
sichtbarer negativer Eekt auf die Signalqualit
a t durch das Kab el o der die Adapter.
Die L
ange des Lemo-Kab els b etrug 2 m.
3.6.5 Test der Mikrostreifenleiter-Teststrecken
Um Erfahrungen mit der Signal
ub ertragnung
ub er Mikrostreifenleiter zu gewinnen,
wurden 800 Mbit/s Signale
ub er die Teststrukturen geleitet. Sowohl b ei der geraden ca.
17.5 cm langen 50-Leiterbahn sowie b ei der kurvenreichen
10
50-Mikrostreifenleitung
zeigten sichkeine erkennbaren negativen Auswirkungen auf die Signalqualit
at. Die
Laufzeitverz
ogerung durch die 17.5 cm lange Leiterbahn wurde zu ungef
ahr 1.1 ns ge-
messen. Dies steht in guter
Ub ereinstimmung mit Gleichung 3.12. Auch die
Ub ertra-
gung des Signals
ub er die Mikrostreifenleitung mit variierender Breite f
uhrte zu keiner
deutlichen Verschlechterung der Signalform. Es zeigte sich jedo ch eine D
ampfung der
Signalamplituden von 15%
,
25%.
10
Diese Leiterbahn wird um zehn 45
Winkel gef
uhrt.
80
Kapitel 4
Testaufbau und Test des TASIC
4.1 Testaufbau
Mit dem HP82000 Chip-Tester und der getesteten Ratenverdopp elungsschaltung sind
die Grundvoraussetzungen zur Durchf
uhrung eines Tests des TASICs gegeb en. Auf-
gab e einer Testumgebung ist es nun, die n
otige Anzahl an 800 Mbit/s Signalen zur
Verf
ugung zu stellen und diese vom Chip-Tester dem TASIC zuzuf
uhren. Eb enso
m
ussen Kontrolleitungen und die langsameren Ausgangssignal e des TASICs zwischen
Chip-Tester und TASIC ausgetauschtwerden k
onnen.
Die Realisierung dieses Testaufbaus ist auf zwei Platinen aufgeteilt (siehe Abbil-
dung 4.1). Auf der ersten Platine - im folgenden kurz als HP82k-Board b ezeichnet - n-
den insgesamt vier Ratenverdopp elungsschaltkreise Platz, womit alle acht 400 Mbit/s
Kan
ale des Chip-Testers ausgenutzt werden. Zur
Ub ertragung der Kontroll- und Regi-
sterauslesesignale m
ussen Steckerbuchsen auf dem HP82k-Board b efestigt sein, die mit
den Pogo-Pins des Chip-Testers kontaktiert werden. Diese Platine wird unmittelbar
auf den Chip-Tester p ositioniert. Von dort werden die Signale
ub er Koaxialkab el zu
einem Adapterb oard gef
uhrt, auf dem der TASIC plaziert ist. Das Adapterb oard mu
auerdem Platz f
ur Supp ort-Schaltungen f
ur den TASIC bieten. Diese sind in erster
Linie die R
uckkopplungsschleifen der PLL und DLL sowie Video-Buer zur Auslese der
160 Mbit/s Ausgangssignal e. Der entscheidende Vorteil dieser Aufspaltung des Test-
aufbaus auf zwei Platinen ist in seiner Flexibilit
at b egr
undet. Das HP82k-Board stellt
ein sehr allgemeines Hilfsmittel f
ur den Test von Chips dar. So kann es auchf
ur den
sp
ateren Test des Level-1-Prozessor-ASICs verwendet werden. Die Entwicklung die-
ser Platine war weitgehend unabh
angig von konkreten Asp ekten des TASIC-Layouts.
Es konnte daher mit ihrer Entwicklung unabh
angig von sp eziellen Informationen
ub er
den TASIC fr
uhzeitig b egonnen werden. Das Adapterb oard ist hingegen sp ezisch
an die Geometrie und die Erfordernisse des TASICs angepat. Bei einer kurzfristige
Anderung in der Ausf
uhrung des TASICs o der in der Wahl des Geh
auses, die b ei einem
Forschungspro jekt wie der Entwicklung der Trigger-ASICs stets auftreten k
onnen, mu
nur das Adapterb oard an die neuen Bedingungen angepat werden. Ein weiterer f
ur
den TASIC Test unverzichtbarer Vorteil aufgrund der separaten Ausf
uhrung des Ad-
apterb oards liegt in der
ortlichen Ungebundenheit. Eine b equeme Zugangsm
oglichkeit
auf b eide Seiten der Platine, z.B. mit Tastk
opfen eines Oszilloskop es, ist hierdurch
81
erm
oglicht.
Adapterboard
Koaxialkabel
=1
.
.
.
.
..
.
.
.
1.6 GHz DEMUX
HP82k-Board (plaziert auf Chip-Tester)
Ratenverdoppelungsschaltung
Steckverbindungen
HP82000 Chip Tester Signale
TASIC
40 MHz
Clock
Aufbau der TASIC Testumgebung
800 Mbit/s
800 Mbit/s
160
Mbit/s
Video
Buffer
Kontrolleitungen
(bidirektional)
Rueckkopplung
DLL und PLL
Abbildung 4.1: Schematische Darstellung der Testumgebung zur Durchf
uhrung des
TASIC-Tests
4.1.1 HP82k-Board
Bild 4.2 zeigt eine Photographie des HP82k-Boards. Auf diesem b enden sich vier
Ratenverdopp elungsschaltungen (1) vom gleichen Typ wie die auf dem ersten Test-
b oard getesteten Schaltungen. Zwei weitere Schaltungseinheiten sind auf der Platine
plaziert, die in keinem direkten Zusammenhang mit dem Tasic-Test stehen und daher
erst im Anhang b espro chen werden. Es handelt sich hierb ei um einen Demultiplexer
(3), der ein 800 Mbit/s Datensignal auf zwei 400 Mbit/s Kan
ale aufspaltet, die an-
schlieend vom Chip-Tester analysiert werden k
onnen
1
, und eine Schaltung (2) zur
Generierung eines 1.6 Gbit/s Signals. Die hellen Fl
achen auf der Photographie sind
vergoldete Kupfer
achen, b ei den dunklen Bereichen handelt es sich um das freige
atzte
Platinenmaterial. Man erkennt die 50-Mikrostreifenleiter (4), die die Pogo-Pins des
Chip-Testers mit SMA-Buchsen verbinden. Die auf der Photographie mit der Zahl (5)
gekennzeichneten Bereiche zeigen die Leiterbahnen f
ur langsame Kontroll- und Daten-
signale. Sie b esitzen keine b erechnete Imp edanz und sind daher nur zur
Ub ertragung
von Signalen mit einer Datenraten von bis zu 40 Mbit/s geeignet [25 ]. Desweiteren
sind auf der Photographie die Spannungszufuhr (6) der -5.2 V Versorgungsspannung
und die Durchb ohrungen (7), die zur Positionierung der Platine auf dem Chiptester
dienen, zu sehen.
1
Signale mit einer serielle n Datenrate von 800 Mbit/s k
onnen nicht direkt vom Chip-Tester aufge-
nommen werden (siehe vorangegangenes Kapitel). Die Verarb eitung der 400 Mbit/s Signale mit dem
Chip-Tester ist hingegen m
oglich.
82
1
3
55
5
6
5
7
1
42
Abbildung 4.2: Photo des HP82k-Boards
Insgesamt stellt das HP82k-Board damit vier ratenverdopp elte Signalkan
al e mit einer
Datenrate von bis zu 800 Mbit/s, sechs ho chfrequenzgeeignete 50 Leiterbahnen zur
Ein- und Auslese von Signalen und 40 langsame Datenkan
ale zur Verf
ugung.
Die Funktionsf
ahigkeit der vier Ratenverdopp elungsbl
ocke ist
ub erpr
uft worden und
ergab keine wesentlichen Abweichungen von den Messungen, die mit den Schaltungen
auf dem ersten Testb oard durchgef
uhrt worden sind.
Das Adapterb oard, auf das der TASIC plaziert wird, ist sp eziell an die geome-
trischen und elektronischen Anforderungen des TASICs und dessen Test angepat.
Geometrie und Pinb elegung des Packages (Ball-Grid-Array, kurz: BGA) sowie die
Befestigungstechnik des BGA auf dem Board mit Hilfe der Interp oser Fassung [28]
gehen entscheidend in die Entwicklung des Adapterb oards ein. Es folgt dementspre-
chend zun
achst eine Beschreibung des Ball-Grid-Arrays und Interp osers, b evor das
Adapterb oard selb er vorgestellt wird.
4.1.2 Das Ball-Grid-Array Geh
ause des TASICs
Das Design des TASICs erlaubt sowohl Benutzung eines Geh
ause, das f
ur Draht-
Bonding geeignet ist, als auch die Verwendung eines Flip-Chip-Geh
aus es. An zwei
Seiten des insgesamt20
mm
2
groen Siliziumchips b enden sich 71 Wire-Bond-Pads
(siehe Abbildung 4.3 links ob en) [26], [27]. Der Abstand zwischen zwei Pads b etr
agt
125
m
. Die Flip-Chip-Pads sind
ub er den mittleren Bereich der Chip
ache passend zur
83
Benutzung eines
IBM CBGA MadRiver
[28 ] Substrats verteilt. Dadurch da die Wire-
Bond-Pads entlang zweier sichber
uhrender Seiten angeordnet sind, kann ein Geh
ause
f
ur vier Chips verwendet werden, falls das Geh
ause gen
ugend gro ist. In jeder Ecke
des Geh
auses b endet sich ein Chip, jeweils um 90
gedreht, so da die Pads auf dem
Chip entlang der Wire-Bond-Pads des Geh
ause liegen. (siehe Bild 4.3 rechts ob en)
TASIC
Innenbereich des BGAs mit 4 Chips
1.27 mm
35.56 mm
40mm
Umriss des BGAs
22.1 mm
m
µ125
Silizium Chip
4 mm
5 mm
Kontaktkugeln
Chips
PBGA Seitenansicht
TASIC
Wire-Bond Pads Flip-Chip Pads
Abbildung 4.3: Schematische Darstellung des Bull PBGA 480 Gesch
auses
Das f
ur die Unterbringung der TASIC-Chips verwendete Geh
ause ist ein
PBGA
480
Geh
ause der Firma
Bul l
(siehe Abbildung 4.3). Das PBGA 480 b esteht aus einer
Mehrlagen-Miniplatine, an deren Unterseite sich 480 Kontaktk
ugelchen, die auf Kon-
takt
achen einer Platine gel
otet werden k
onnen, b enden. Zwei Lagen der Miniplatine
dienen zur F
uhrung der Signalleiterbahnen, die die Kontaktkugeln mit Wire-Bond-
Pads auf dem Geh
ause verbinden. Zwischen diesen Lagen b endet sich eine Fl
ache
f
ur die Verteilung der Versorgungsspannung. Sie ist mit 24 Kontaktkugeln verbunden.
Zwei Masse
achen, die mit 28 Kugeln kontaktiert sind, schirmen die Signalleiterbahnen
84
zu b eiden Seiten ab und b enden sichinKontakt mit den Chipmassen. F
ur die Pla-
zierung eines o der mehrerer Chips steht eine Fl
ache von ca. 260
mm
2
zur Verf
ugung.
Die Gesamt
ache des Geh
auses b etr
agt 40
40
mm
. An den Seiten des Bereichs, der
zur Positionierung der Chips b ereitsteht, b enden sich, in zwei Reihen angeordnet,
die Wire-Bond-Pads des Geh
auses, die
ub er Bonding-Dr
ahte mit den Chips verbunden
werden k
onnen. Insgesamt existieren 428 solcher Pads. Die Leiterbahnen auf der Lage,
die mit den inneren Reihen der Wire-Bond-Pads verbunden sind, b esitzen sp ezielle
Ho chfrequenzeigenschaften. Die schnellen 800 Mbit/s Eingangssi gnal e werden daher
auf Pads der inneren Reihen gef
uhrt. Der Abstand zwischen den Pads auf dem Geh
ause
b etr
agt 250
m
. Die 480 B
alle des BGAs sind in einer 29
29 Matrix unter Auslas-
sung des inneren 19
19 Bereichs angeordnet. Der Abstand zwischen b enachbarten
Kugelmittelpunkten b etr
agt 1.27 mm.
4.1.3 Die Interp oser Fassung
Um das PBGA 480 Geh
ause mit den TASICs auf einer Platine zu b efestigen, wird
ein
PBGA 480 Mississippi Interposer
[28 ], der das Ball-Grid-Array mechanisch auf die
Platine p ositioniert, verwendet. Auf der Platine mu sich ein Kontakt
achenfeld mit
der gleichen Rasterung wie die der PBGA-Kugeln aufgebracht sein. Der TASIC kann
damit b eliebig auf - und wieder abmontiert werden, ohne festgel
otet werden zu m
ussen.
Positionier- Rahmen und Scheiben
Adapterboard
Metallrahmen
unterer und oberer
Schraube
PBGA 480 mit vier TASICs
leitender Teppich
6.0 cm
2.5 cm
Abbildung 4.4: Aufbau des PBGA 480 Mississipi Interp osers. Durchzwei Metallrah-
men wird das BGA mit dem TASIC auf den in z-Richtung leitenden Teppich und das
Adapterb oard gedr
uckt.
Das Bonding der vier Chips auf einem Geh
ause ist so ausgef
uhrt, da b ei einer
Drehung des PBGAs um 90
die Kontakte der Chips ineinander
ub ergehen. Das Ad-
apterb oard mu daher nur f
ur
einen
TASIC mit Kontakt
achen und Leiterbahnen
ausger
ustet sein. Durch Drehung des PBGA's um 90
k
onnen alle anderen Chips
nacheinander getestet werden.
85
Abbildung 4.4 zeigt den Aufbau und die Funktionsweise des Interp osers. Die Kon-
takte zwischen den Kugeln des Ball-Grid-Arrays und den Pads auf dem Adapterb oard
werden durch ein ECPI
2
[29] hergestellt. Es handelt sich hierb ei um einen d
unnen,
ca. 0.5 mm dicken, elastischen Silikonteppich, in den feine Kan
ale eines leitenden
Materials eingearb eitet sind, die b ei Druck auf das ECPI einen lokalen, elektrisch lei-
tenden Durchgang zwischen Ob er- und Unterseite herstellen (siehe Abbildung 4.5). In
der Teppicheb ene wirkt das ECPI weiterhin als Isolator. Gem
a Sp ezikation ist der
Widerstand der Kontaktkan
ale unter 100
m
, w
ahrend der Widerstand in der Teppi-
cheb ene in einer Gr
oenordnung von 10
11
liegt.
a)
m
b)
c)
100 µ
Abbildung 4.5: Mikroskopaufnahmen des Silikonteppichs. Die dunklen Punkte stellen
die Kan
ale dar, die b ei Druck einen leitenden Durchgang durch den Teppich ausbilden.
In Aufnahme c) erkennt man die Fuab dr
ucke der PBGA-Kugeln.
Auf den Mikroskopaufnahmen der Abbildung 4.5 sind die in Reihen angeordneten
leitenden Kan
ale innerhalb des ECPIs zu erkennen. Der Abstand zwischen b enachbar-
ten Kan
alen b etr
agt ungef
ahr 50
m
, und die Reihen liegen in einer Entfernung von ca.
250
m
voneinander. Wird dieser Teppich zwischen Ball-Grid-Array und Adapterb oard
gelegt und pret das BGA leicht auf das Board, so bilden sich durch die hervorstehen-
den Kontaktk
ugelchen, die auf die ECPI-Matte gedr
uckt werden, leitende Kontakte zu
2
Elastomeric ConductivePolymer Interconnect
86
den Pads auf dem Adapterb oard aus. In Aufnahme c) der Abbildung 4.5 erkennt man
die Ab dr
uckevon vier Kugeln, die nach Abnahme des BGAs und Interp osers auf der
Silikonmatte zur
uckbleib en.
Die Positionierung und Befestigung des PBGA 480 und des Teppichs auf dem Ad-
apterb oard erfolgt durchzwei quadratische Metallrahmen, die mit vier Schraub en zu-
sammengezogen werden. Auf dem Adapterb oard b enden sich vier exakt p ositionierte
Durchb ohrungen zur Durchf
uhrung der Schraub en des Interp osers. Durch passend auf
das PBGA 480 dimensionierte Kunststoschablonen, die zwischen den Metallrahmen
aufgespanntwerden, wird das PBGA genau auf das Adapterb oard xiert. Eine kor-
rekte Positionierung des TASICs auf der Platine kann durch Widerstandsmessungen
zwischen Leiterbahnen auf der Platine und Kontakten auf dem PBGA 480
ub erpr
uft
werden (siehe hierzu Abschnitt 4.2.1). Das Drehmoment, mit dem die Schraub en des
Interp osers festgezogen werden, mu ungef
ahr 0.12 Nm b etragen, um optimale Kon-
taktqualit
aten zu garantieren. Unter Beachtung dieser Regel sollte ein Teppich einige
Male verwendbar sein. W
ahrend der Tests wurde die Interp oser-Fassung ca. 40 bis 50
mal auf- und wieder abmontiert. Die guten Kontakteigenschaften des ECPIs wurden
dadurch nichtverschlechtert.
4.1.4 Layout des Adapterb oards
Die Entwicklung einer TASIC-Adapterplatine war nach der Generierung der 800 Mbit/s
Testsignale die zweite Hauptaufgab e, die zur Vorb ereitung der Tests getroen werden
mute. Dab ei mu das Adapterb oard folgende Funktionen bieten:
1. das Kontakt
achenfeld, auf das das PBGA mit den TASICs aufgebracht wird
sowie Leiterbahnen sowohl f
ur die 800 Mbit/s Signale als auchf
ur Kontroll- und
langsame Registerauslese- Leitungen, die von Steckerbuchsen zu den Pads f
uhren
2. Durchb ohrungen zur genauen Positionierung des Interp osers
3. eine Ausfr
asung in der Platine an der Stelle, an der der TASIC b efestigt wird,
um einen Zugri auf die Chips - z.B. mit den Nadeln der Wafer-Prob e-Station -
w
ahrend des Tests zu erm
oglichen
4. die Versorgung des TASICs mit einem dierentiellen 40 MHz Taktsignal
5. die R
uckkopplungsschleifen der PLL und DLL.
6. Video Buer zu Verst
arkung der f
unf demultiplexten 160 Mbit/s Ausgangssignal e
Um den TASIC gegeb enenfalls f
ur eine Untersuchung mit der Wafer-Prob e-Station
auf dieser plazieren zu k
onnen, sollte das Adapterb oard eine Gr
oe von etwa12
:
5
cm
25
cm
nicht
ub ersteigen. Die Anzahl von 71 b en
otigten Kontakten zu dem PBGA
erlaubt vom Platzaufwand gerade no ch die Verwendung einer Zwei-Lagen-Platine
3
.
3
Die Verwendung einer Zwei-Lagen-Platine spart Zeit und Kosten, da diese in der Galvanik-
Werkstatt des Physikalischen Instituts der Universit
at Heidelb erg hergestellt werden k
onnen.
87
Abbildung 4.6 zeigt eine Photographie des Adapterb oards. Zu sehen ist die Seite, auf
die das PBGA plaziert wird. Die Nummerierung entspricht der Auistung im Text. Zu
erkennen sind ferner die Steckerbuchsen f
ur die Spannungsversorgung (7), die Buchsen
f
ur die langsamen TASIC Signale (8) und die Zuf
uhrung (8) der 800 Mbit/s Signale.
9
1
2
3
9
4
5
6
7
8
8
8
Abbildung 4.6: Photographie des Adapterb oards
Im zentralen Platinenb ereich b endet sich das Kontakt
achenfeld, auf das das PBGA
aufgesetzt wird. Der Durchmesser der kreisf
ormigen Pads b etr
agt 0.76 mm (siehe Figur
4.7 a). Dieser Wert entspricht der vom Interp oser und PBGA 480 Hersteller empfoh-
lenen Padgr
oe. Da der Abstand zwischen den Pads durch die Kugeln des PBGAs auf
1.27 mm festgelegt ist, bleibt zwischen b enachbarten Pads lediglich ein Freiraum von
0.51 mm. Dieser Raum reicht aus, um eine Leiterbahn mit einer Breite von 0.3 mm
zwischen den Pads hindurchzuf
uhren. Damit kommen sichPads und Leiterbahnen bis
auf 0.1 mm nahe. Mit einer Leiterbahnbreite von 0.3 mm und den 0.1 mm der isolieren-
den metallfreien Zone zwischen Pads und Leiterbahn sind die Grenzen der Strukturen,
die von der Galvanik-Werkstatt aufgel
ost und pro duziert werden k
onnen, erreicht. Um
die Leiterbahnen von den Adapterb oard-Pads nach auen zu f
uhren, werden einige in
unmittelbarer N
ahe der Pads auf die untere
4
Platinenseite geleitet, w
ahrend andere
auf der ob eren Seite zwischen den Pads hindurch in den Auenb ereichverlaufen (siehe
Abbildung 4.7 b).
4
Mit 'ob erer Platinensei te' ist die Seite, auf die das PBGA aufgesetzt wird, gemeint. Mit 'Unter-
seite' wird dementsprechend die andere Platinenseit b ezeichnet.
88
0.1 mm
a) b)
Ausfraesung
zum Zugriff
auf Chips
Padlayout
Durchkontaktierung zur Rueckseite
Pads auf PBGA Seite
1.27 mm
0.76 mm
0.51 mm
0.66 mm
0.5 mm
0.3 mm
Abbildung 4.7: a) Darstellung der Pads auf dem Adapterb oard, die mit den Kugeln
des PBGA 480 kontaktiert werden. Die rechte Abbildung b) zeigt einen Ausschnitt
aus dem Board Layout. Man erkennt die Pads (schwarz) und die Leiterbahnen, die auf
der Ob erseite verlaufen (eb enfalls schwarz gezeichnet). Die grau gezeichneten Linien
sind die Leiterbahnen auf der Unterseite. In der linken unteren Ecke b endet sich die
Ausfr
asung, die einen Zugri auf die Chips gestattet.
Aus Platzgr
unden wird nur Kanal 15 der TASIC-Dateneingangskan
al e separat mit
einem 800 Mbit/s Signalkanal des HP82k-Boards verbunden. Ein zweiter schnel-
ler Datenkanal ist gleichzeitig mit den sechs weiteren Datenneing
angen des TASICs
verbunden. Beide 800 Mbit/s Signale werden als einfaches Signal
ub er Kab el vom
HP82k-Board zugef
uhrt und anschlieend auf dem Adapterb oard mit Hilfe eines Re-
ceivers (ME10EL16) aufb ereitet und als dierentielle Signale zum TASIC
ub er 50-
Mikrostreifenleitungen weitergeleitet. Vor den Receivern und den TASIC-Eing
angen
b enden sich 50-Abschl
usse auf dem Board. Dadurch da einige Leiterbahnen auf
der Ob erseite in dem Bereichverlaufen, auf den das PBGA aufgesetzt wird, kann
es zu Kurzschl
ussen kommen. Die Leiterbahnen in diesem Bereichwerden daher zur
Isolierung mit Kleb eband
ub erdeckt. Um eine ausreichende Masse- und Versorgungs-
spanungszufuhr zu gew
ahrleisten, werden m
oglichst viele der PBGA-Kugeln, die mit
der Masse bzw. Versorgungsspannung der TASICs verbunden sind, mit Leiterbah-
nen kontaktiert und auf Steckerbuchsen gef
uhrt. Hierdurch wird eine Trennung der
Masse der TASICs von der Adapterb oardmasse, die
ub er die Kab el und das HP82k-
Board mit der Chip-Tester-Masse verbunden ist, erzielt. Indem die Spannungsp egel
der TASIC-Masse und Spannungsversorgung relativ zu den festen ECL-Signalen der
ECL-Bausteine verschob en werden, kann zwischen normaler ECL-Logik und p ositiver
ECL-Logik (PECL) ausgew
ahlt werden. Der Testaufbau bleibt somit in b ezug auf die
vom TASIC b en
otigten Signalp egel anpassungsf
ahig .
Zur Versorgung des TASICs mit einer dierentiellen 40 MHz Clo ck b endet sich
ein weiterer Receiver auf dem Adapterb oard, um aus einem einfachen 40 MHz Signal
des Chip-Testers ein dierentielles 40 MHz Signal zu generieren. Die Verwendung
89
eines einfachen Chip-Tester-Signals in Kombination mit einem Receiver an Stelle zweier
Chip-Tester-Kan
ale mit komplement
aren Bitfolgen f
uhrt zu einem b esser denierten,
dierentiellen Clo cksignal. Auch hier b enden sich 50-Abschl
usse vor dem Receiver
und den TASIC-Eing
angen.
Die R
uckkopplungsschleifen der PLL und DLL des TASICs sind durch einen als
Integrator geschalteten Op erationsverst
arker realisiert. Als Op erationsverst
arker wird
ein rauscharmer TL071 verwendet. Entscheidend ist, da der verwendete Op erations-
verst
arker eine MOSFET
5
Eingangsstufe b esitzt, da Ausg
ange der PLL und DLL keine
groen Str
ome b ereitstellen k
onnen. Den Schaltplan der R
uckkopplungsschleife zeigt
Abbildung 4.8. Die Spannungsversorgung der Op erationsverst
arker ist durch einen
Kondensator abgeblo ckt (nicht in Abb. 4.8 eingezeichnet).
909
909
DLL/PLL_C_ext_p
100 nF
+
-
+5V
-5V
1.9 V
IN4148
100nF
TL071 PLL/DLL_CTRL
DLL/PLL_C_ext_n
Abbildung 4.8: Die R
uckkopplungsschleifen der PLL und DLL des TASIC Clo ck-
Generators
Die f
unf demultiplexten schnellen 160 Mbit/s Ausgangsdatensignal e von Kanal 15 wer-
den zur Verst
arkung auf dem Adapterb oard zu Video Buern gesendet, b evor sie
ub er
Koaxialkab el zum Chip-Tester
ub ertragen werden. Aufgrund ihrer Tauglichkeit f
ur
hohe Datenraten werden OPA633 Video Buer mit einer Signalbandbreite von 275
MHz verwendet. Die Signale werden
ub er Kondensatoren zugef
uhrt bzw. ausgekop-
p elt (
AC-Coupling
). Auch hier sind die Versorgungsspannungen
ub er jeweils einen
Kondensator abgeblo ckt.
5
Metall Oxyd Semiconductor Field Eect Transistor. Im Gegensatz zu bip olaren Transistoren, die
durch Str
ome
ub er die Basis geschaltet werde, arb eiten FETs mit Hilfe elektrischer Felder. Das Gate
bleibt durch eine Siliziumoxidschicht isoliert, so da nur ein sehr geringer (
<
1
nA
) Gatestrom iet.
90
TASIC-Ausgang
OPA633
-12 V
+12 V
200 k Ω
100 nF 6.8 µF
Chip-Tester
Abbildung 4.9: Schaltung zur Verst
arkung der 160 Mbit/s TASIC Ausgangssignal e
Wie b ereits erw
ahnt, m
ussen die ECL-Schaltungen auf dem TASIC mit einem Bi-
asstrom versorgt werden. Mit einem Potentiometer kann dieser Strom auf den Sollwert
von ca. 90
A
eingestellt werden.
Zur
Ub ertragung der schnellen 800 Mbit/s und 160 Mbit/s Signale zwischen HP82k-
und Adapterb oard werden wegen ihrer HF-Tauglichkeit SMA-Kab el (RG316) mit SMA-
Steckern verwendet. Die
ubrigen Signale werden
ub er Lemo-Kab el, die auf L
otstift-
leisten gel
otet sind,
ub ertragen. Die Gr
oe des Adapterb oards b etr
agt 12
:
9
25
:
3
cm.
4.2 Test
4.2.1 Montage der Interp oser-Fassung
Die mechanische Montage der Interp oser Fassung auf das Adapter Board funktio-
nierte problemlos und konnte innerhalb weniger Minuten durchgef
uhrt werden. Um
die korrekte Fixierung des PBGAs mit dem Interp oser zu
ub erpr
ufen, wurden zwei
der insgesamt 24 Kugeln des PBGAs, die mit der internen Spannungsversorgungs-
Kontaktschichtverbunden sind, getrenntvon den restlichen Spannungsversorgungsan-
schl
ussen
ub er Leiterbahnen mit Steckerbuchsen verbunden. Hierb ei wurden zwei Ku-
gel gew
ahlt, die genau in diagonal gegen
ub erliegenden Ecken der PBGA-Kugelmatrix
liegen. Bei richtiger Plazierung des PBGAs mu der Widerstand zwischen diesen b ei-
den Spannungsversorgungsleitungen fast
6
verschwinden, da sie
ub er die f
ur die Span-
nungsversorgung vorgesehene Eb ene des PBGAs miteinander verbunden sind. Der
Widerstand zwischen Leiterbahnen, die zu b enachbarten Pads f
uhren, sollte hingegen
extrem ho ch
7
bzw. durch die interne Widerst
ande auf dem TASIC vorgegeb en sein.
Da kein DrehmomentSchraub enzieher zum Anziehen der Interp oserschraub en mit
dem vorgeschrieb enen Drehmomentvon 0.12 Nm zu Verf
ugung stand, wurde b ei den
ersten Montagen der Schaub enzieher mit einem Kraftmesser b ei festgelegter Heb ell
ange
6
Der Widerstand der Kette: Leiterbahn - Silikonmatte - PBGA Leiterbahn - Silikonmatte - Lei-
terbahn nahm b ei richtiger Positionierung des PBGAs Werte unter 1 an.
7
Der Widerstand lag jenseits des Meb ereichs von maximal 32
M
, der mit dem verwendeten
Meger
at zu erreichen war.
91
angezogen, womit sich eb enfalls ungef
ahr das Drehmoment absch
atzen lie. Ist der
Druck, mit dem die Interp oserrahmen zusammengeschraubt sind, etwas zu gro, so
kommt es zu Kurzschl
ussen zwischen b enachbarten Leiterbahnen, da die Kugeln des
PBGAs tiefer in den Silikonteppich gedr
uckt werden und sich damit die Querschnitts-
achen der leitenden Durchg
ange durch den Teppichvergr
oern und gegeb enenfalls
zwei Leiterbahnen o der Pads gleichzeitig kontaktieren. Ein zu geringes Drehmoment
kann hingegen eine unzureichende Ausbildung der leitenden Kan
ale verursachen, so
da es zu einem sehr groen Widerstand o der
ub erhaupt keinem Kontakt durch den
Silikonteppich hindurchkommt. In diesem Fall l
at sich
ub er die ob en b eschrieb enen
Versorgungsspannungsanschl
uss e ein sehr groer Widerstand messen. Bei sp
ateren
Montagen konnte daher auf den Kraftmesser verzichtet werden und die Schraub en
vorsichtig nach Gef
uhl angezogen werden. Es trat hierb ei keine mebare Besch
adigung
der Silikonmatte auf. Alles in allem erwies sich die Interp oser Fassung als zuverl
assig
und einfach handhabbar.
Vcc
Kugeln auf PBGA
miteinander kontaktiert
Pads auf Adapterboard
voneinander getrennt
Widerstand
muss gross sein
A
B
Widerstand bei korrekter
Monatage klein
Vcc
Abbildung 4.10: Die richtigen Plazierung des Interp oser Boards kann mittels Wider-
standsmessungen
ub erpr
uft werden.
4.2.2 Testprogramm
Die Hauptaufgab e des TASICs ist die Parallelisierung der 800 Mbit/s Eingangsdaten-
str
ome in jeweils f
unf 160 Mbit/s Datenkan
ale. Die
Ub erpr
ufung der Demultiplexer-
schaltungen und die Untersuchung von b eeinussenden Faktoren auf deren Funktions-
weise sind daher das zentrale Ziel des TASIC-Testprogramms. Ein korrekt arb eitender
Clo ck-Generator stellt dab ei eine notwendige Voraussetzung f
ur das Funktionieren des
Demultiplexers dar.
Als erste Aufgab e des Testprogramms wird daher sein, den Clo ck-Generator zu
untersuchen (siehe Kapitel 2.5.2). Zuerst wird die Funktionsweise der PLL getestet.
Die R
uckkopplungsschleife bleibt zun
achst oen. Das externe 40 MHz Clo cksignal wird
auf die entsprechenden Eing
ange des TASICs gegeb en. An den Kontrollausg
an gen der
PLL,
Cctrl p
und
C ctrl n
,kann das Antwortsignal des Phasendetektors der PLL
abgegrien werden. Variiert man die Frequenz des externen Taktsignals, so kann der
Zusammenhang zwischen PLL Anwort und Frequenz des Taktsignals aufgenommen
92
werden und so R
uckschl
usse auf die Einschr
ankung des Frequenzb ereichs durch die
PLL gezogen werden.
Im n
achsten Schritt wird die R
uckkopplungsschleife geschlossen. Die 160 MHz
Clo ck, die jetzt von der PLL erzeugt wird, kann direkt an den b etreenden TASIC-
Ausg
angen gemessen werden. Dieses Signal wird auf dem sp
ateren Prozessor-ASIC
als Taktsignal f
ur die Trigger-Logik verwendet. Die Frequenzstabilit
at der 160 MHz
Clo ck und vor allen Dingen die Synchronit
at mit der 40 MHz Clo ck sind von groem
Interesse. Da die 160 MHz Clo ck die DLL steuert, kann eine groe Abweichung von
den vorgesehenen 160 MHz o der eine starkeSchwankung der Frequenz um diese 160
MHz die Arb eitsweise der Demultiplexer entscheidend b eeintr
achtigen.
Die DLL kann nicht wie die PLL direkt getestet werden. Bei oener R
uckkopp-
lungsschleife kann zun
achst die Funktionsweise des DLL-Phasendetektors untersucht
werden. Hierzu mu die in der PLL erzeugte 160 MHz Clo ck, die von der DLL als
Referenzfrequenz verwendet wird, variiert werden. Dies kann durch
Anderung des ex-
ternen 40 MHz Taktes b ei geschlossener PLL erreichtwerden. Ein Test der DLL mit
geschlossener R
uckkopplungsschleife ist jedo chnur indirekt
ub er die Ausgangssignal e
der Demultiplexerschaltungen m
oglich.
Der Test der Demultiplexer ist
ub er die Registerauslese o der die 160 Mbit/s Aus-
gangssignal e des 15. Kanals m
oglich. Es werden hierb ei immer mehrere Schaltungsein-
heiten gemeinsam getestet. Eine M
oglichkeit, um die Parallelisierung der Eingangsda-
ten zu testen, ist es, ein p erio disches Eingangssigna l, das sich alle f
unf Bits wiederholt,
zu verwenden. Bei der Registerauslese mu je nach Adressierung das b etreende Bit
aus dieser 5er Bitfolge an allen vier Leitungen anliegen. An den f
unf demultiplexten
160 Mbit/s Ausg
angen sollte in diesem Fall ein zeitlichkonstanter Pegel anliegen (siehe
Kapitel 2.5.4).
Von entscheidender Bedeutung ist die zeitliche Stabilit
at dieser Signalparal leli si e-
rung. Wie genau mu das 800 Mbit/s Eingangsdatensi gnal auf die 40 MHz Clo ck
abgestimmt sein? Um dies zu testen, mu die Phasenverz
ogerung zwischen Eingangs-
signal und 40 MHz Takt variiert werden. Dies kann durch die Zeiteinstellung der
Chip-Tester-Signale in 50ps-Schritten erreichtwerden. Zu erwarten ist hierb ei, da
es Zeitb ereiche gibt, in denen die Parallelisi erung ann
ahernd fehlerfrei durchgef
uhrt
werden sollte, da die von der DLL erzeugten Taktsignale die Demultiplexerschaltungen
im richtigen Zeitpunkt takten. In anderen Zeitb ereichen kann es jedo chvorkommen,
da der Schaltzeitpunkt der Sample&Hold-Register der Demultiplexer genau in dem
Ub ergangsb ereichzweier Bits, also eventuell auf einer auf- o der absteigenden Signal-
anke liegen. Es kommt in diesem Fall zu Fehlzuordnungen in der Parallelisierung.
Die L
ange der stabilen Zeitb ereiche h
angt mageblichvon der zeitlichen Stabilit
at der
DLL-Signal e ab. Sie sollten mindestens so gro sein, da die Anpassung der Phasen-
verz
ogerung zwischen Eingangsdatensigna len und Taktsignal
ub er die internen Verz
oge-
rungseinheiten an den Dateneing
angen des TASICs durchgef
uhrt werden kann. Diese
Tests werden durch zeitliche Schwankungen der Testsignale b eeinut. Durch die in
Kapitel 3.6.3 b eschrieb enen Messungen der Testsignale kann dieser Eekt b ei den Tests
ber
ucksichtigt werden.
W
ahrend der Tests sollte auf St
orungen in der
Ub ertragung der ho chfrequenten
93
Signale durch Signalreektionen o der Oszillationen geachtet werden. Ein
Ub erspre-
chen zwischen neb eneinander verlaufenden Signalleitung en kann vor allen Dingen in
den Eingangsstufen zu Problemen f
uhren. Um dies zu untersuchen, mu b eobachtet
werden, ob das Testsignals, das auf die Eingangskan
al e 9 bis 14 gef
uhrt wird, sichin
den Ausgangssignal en des 15. Kanals b emerkbar macht.
Indem die Spannungsp egel der Eingangssig nal e variiert werden, kann das Schaltver-
halten der Komparatoren an den Dateneing
angen untersuchtwerden. Diese Tests sind
allerdings nur mit direkten Chip-Tester-Signalen m
oglich, da die ratenverdopp elten
Signale die festen Standard-ECL-Pegel b esitzen.
4.2.3 Biasstrom
Bevor mit dem eigentlichen Testprogramm b egonnen werden konnte, muten die ver-
schiedenen Spannungsversorgungen b ereitgestellt werden (siehe Kapitel 2.5.7). Die
V
cc
-Spannung des TASICs wurde auf 0 V gelegt und die Masse des TASICs sowie der
substrat
-Anschlu auf -3.3 V. Der
bias
-Eingang des TASICs wurde
ub er ein Potentio-
meter an den
V
cc
-Pegel angeschlossen. Zur
Ub erpr
ufung des ieenden Biasstroms
wurde ein Strommeger
at dazwischengeschaltet. Es wurde ab er unabh
angig von der
Potentiometereinstellung kein Strom gemessen.
0 V
0 V
Ω
-3 V
-0.7V
Ibias
R=3.5 k
Abbildung 4.11: Bias-Stromspiegel auf dem TASIC
Der Biasstrom kontrolliert auf dem TASIC einen Stromspiegel, der die Biasstr
ome
f
ur die ECL-Schaltungen des TASICs regelt. Der Schaltplan ist in Abbildung 4.11
dargestellt.
Erfolgt die Polung der Schaltung wie ob en b eschrieb en, so b endet sich die Basis
und der Kollektor des Eingangstransi stors auf h
oherem Potential als der an Masse kon-
taktierte Emitter. Der npn-Transistor ist in Durchlarichtung geschaltet, und es m
ute
94
ein Kollektorstrom ieen. Dieser Strom soll durch den Innenwiderstand von 3
:
5
k
und
das Potentiometer auf dem Adapterb oard auf 90
A
b egrenzt werden. Dieser Strom
und die Funktionsweise des Eingangstransisto rs sind vollkommen unabh
angig von den
restlichen Eing
angen und Schaltungen des TASICs. Ein Ausbleib en des Biasstromes
kann nur durch einen Fehler, falls dieser wirklich auf dem TASIC zu suchen ist, in
dieser einfachen Schaltung liegen. Auch eine Verschiebung der Spannungsp egel und
eine Ump olung der Spannungen b ewirkten keine
Anderung.
Um das Adapterb oard o der eine unkorrekte Plazierung des Interp osers als Feh-
lerursache auszuschlieen, wurde die Messung an dem TASIC-Geh
ause direkt ohne
Benutzung des Interp osers und des Adapterb oards durchgef
uhrt. Dies war m
oglich, da
nur wenige Kugeln des PBGAs b ei diesem Test kontaktiert werden muten. Auchbei
diesem Test o kein Biasstrom durch den TASIC.
Mit der Wafer-Prob e-Station konnte die Kontaktierung zwischen den Kugeln des
PBGAs und den Wire-Bond-Pads auf dem TASIC
ub erpr
uft werden. Auch diese konn-
ten damit als Fehlerquelle ausgeschlossen werden, womit die Fehlerursache am TASIC
selb er - wahrscheinlich an einem defekten bip olaren Transistor - liegen mute.
Durch eine R
ucksprache mit den Entwicklern des TASICs, die sofort eine
Ub erpr
ufung
des TASIC-Designs durchf
uhrten, stellte sich heraus, da durch einen Fehler b ei der
Generierung der bip olaren Transistoren die Emitter s
amtlicher Transistoren keinen
Kontakt zur Basis hab en. Eine Korrektur dieses Fehlers konnte bis zur Submission
einer zweiten Version des TASICs erfolgen. [26] [17]
95
Kapitel 5
Zusammenfassung
Die Verdopp elung der seriellen Datenrate der Chip-Tester-Signale wurde mit Hilfe der
XOR-Multiplexerschaltungen erfolgreich durchgef
uhrt. Damit stehen vier unabh
angige
800 Mbit/s Datenkan
ale f
ur Tests digitaler Chips und insb esondere f
ur die Tests des
TASICs und des Level-1-Prozessor-ASICs zur Verf
ugung. Mit dem HP82k-Board und
dem TASIC-Adapterb oard wurde eine Testumgebung f
ur den TASIC-Test aufgebaut.
Der Test des TASICs machte auf einen entscheidenden Designfehler aufmerksam, der
zu fehlenden Kontakten b ei der Generierung bip olarer Transistoren gef
uhrt hat. Eine
Untersuchung der auf dem TASIC implementierten Schaltungen war aus diesem Grund
nichtm
oglich. Eine Korrektur des Designfehlers konnte durch die schnelle Aufdeckung
des Fehlers vor der Pro duktion einer zweiten TASIC-Version erfolgen. Der Test die-
ses neuen TASICs wird eb enfalls mit den im Rahmen dieser Diplomarb eit entwickelten
Werkzeugen durchgef
uhrt werden. Die w
ahrend dieser Arb eit b egonnenen Simulations-
studien zu den Jettriggeralgorithmen zeigen, da nur mit detaillierten Untersuchungen
eine abschlieende Beurteilung der Triggeralgorithmen gegeb en werden kann. Eine sol-
che Untersuchung mu den physikalischen Untergrund, eine Simulation des Detektors
sowie die analog-elektrische Signalverarb eitung miteinb eziehen.
96
Anhang A
Ratenvervierfachung
Die Schaltung f
ur die Verdopp elung der seriellen Datenrate l
at sich zu einer Raten-
vervierfachungsschaltung ausbauen, indem zwei ratenverdopp elte Signale mit entspre-
chender Phasenverschiebung erneut auf ein XOR-Gatter gef
uhrt werden. Eine Multi-
plexerschaltung, die aus vier Chip-Tester-Kan
alen ein Signal mit vierfacher Datenrate
generiert, ist auf dem HP82k-Board aufgebaut. Die zeitliche Verschiebung zwischen
den Chip-Tester-Kan
alen mu so gew
ahlt sein, da die b eiden Signale nach der ersten
Ratenverdopp elung genau eine halb e Taktl
ange des ratenverdopp elten Signals, was ei-
nem Viertel der Taktl
ange des Ausgangssignals entspricht, b etr
agt. Dies erreicht man,
durch eine Verz
ogerung des 3. Kanals (4. Kanals) gegen
ub er dem 1. Kanal (2. Kanals)
um ein Viertel der Taktl
ange (siehe Abbildung A.1).
4. Kanal
Receiver
Receiver
Receiver
Receiver
XOR
XOR
XOR x 4
x 1
x 1 x 2
1. Kanal
2. Kanal
3. Kanal
Abbildung A.1: Prinzip der Ratenvervierfachungsschaltung
97
In Abbildung A.2 ist die Messung eines Signals mit einer Datenrate von 1.2 Gbit/s
zu sehen. Die Messung verdeutlicht, da die Signalanstiegszeiten der verwendeten
Gatter no ch ausreichend f
ur die Erzeugung von Signalen in diesem Ratenb ereich sind.
Zeit
810 12 14 16 ns4620
-1.85 V
-1.0 V
0.5 V
Spannung
Abbildung A.2: Messung eines Signals mit 1.2 Gbit/s Datenrate
0.5 V
01234 6 87ns5
-1.0 V
-1.85 V
-1.1 V
-1.75 V
1.6 GHz
1.43 GHz
Spannung
Zeit
0.5 V
Abbildung A.3: Oszilloskopaufnahme eins 1.43 Gbit/s Signals (ob ere Kurve) und 1.6
Gbit/s Signals (untere Kurve)
Auch das in Abbildung A.3 (ob ere Mekurve) dargestellte 1.4 Gbit/s Signal zeigt
no ch eine akzeptierbare Signalform. Im Ratenb ereich
ub er 1.4 Gbits/s hinaus ver-
schlechtert sich jedo ch die Signalqualit
a t. Die Signaltreib er k
onnen in der kurzen Zeit,
die f
ur die Pegelwechsel zur Verf
ugung stehen, nicht mehr den vollst
andigen Signalhub
98
erreichen. Dieser Eekt ist in der unteren Kurve in Abbildung A.3, die die Messung
eines 1.6 Gbit/s Signals darstellt, zu erkennen. Bei einem Signal mit einer Datenrate
von 1.6 Gbit/s b etr
agt die Taktdauer im Idealfall 625 ps. Dies liegt ab er schon gering
unter der dopp elten Signalanstiegs zeit der verwendeten Motorola-ICs (siehe Kapitel
3.6). Eine kleine zeitliche Schwankung in der Zeitstruktur der ratenverdopp elten Si-
gnal verursacht daher schon starkeSt
orungen des ratenvervierfachten Signals, die sich
in diesem Ratenb ereich auf die Pegelh
ohen auswirkt.
In Bild A.4 sind Messungen unter Verwendung des 3-Bit-Z
ahler-Testmusters (siehe
Kapitel 3.6) b ei verschiedenen Datenraten dargstellt.
1.2 Gbit/s
76543201
01234567
0.5 V
0.5 V
0 5 10 15 20 25 30 35 40 ns45Zeit
0 5 10 15 20 25 30 35 40 ns45Zeit
12 564370
0 2345671
0.5 V
0 5 10 15 20 25 30 35 40 ns45Zeit
0.5 V
0 5 10 15 20 25 30 35 40 ns45Zeit
Spannung
1.6 Gbit/s
1.54 Gbit/s
1.43 Gbit/s
Abbildung A.4: 3-Bit-Z
ahler-Testmuster b ei unterschiedlichen
Ub ertragungsraten
99
Anhand dieser Messungen ist eb enfalls zu erkennen, da die Multiplexerschaltung
zur Erzeugung digitaler Signale mit einer
Ub ertragungsrate von bis zu 1.4 Gbit/s ge-
eignet ist. In der Messung des 1.54 Gbit/s Signals geringf
ugig und deutlicher b eim 1.6
Gbit/s Signal ist zu sehen, da b ei kurzzeitigen Signalp egel
an derungen infolge einer
Bitfolge 0-1-0 bzw. 1-0-1 die Standard-ECL-Pegel nicht mehr erreichtwerden, was zu
Falschinterpretationen des Signals in einem Signalempf
anger f
uhren kann. Eine Verb es-
serung der Signalquali t
aten kann vielleicht durch eine genaue Optimierung der Chip-
Tester-Signalp egel und Phasenverschiebungen entsprechend der in Abschnitt 3.6.3 b e-
schrieb enen Messungen f
ur die Ratenverdopp elungsschaltung erzielt werden. Hierauf
wurde verzichtet, da keine Signale mit Datenraten gr
oer als 800 Mbit/s f
ur die Tests
der ASICs b en
otigt werden.
100
Anhang B
Demultiplexer f
ur
Chip-Tester-Einlese
Die Komparatoren der Chip-Tester-Eingang sstufen b en
otigen eine Pulsmindestl
ange
von einer ns, um das Signal korrekt au
osen zu k
onnen. Damit ist die Analyse eines
seriellen digitalen 800 Mbit/s Signals unter Verwendung der Datenaufnahmefunktionen
des HP82000-Chip-Testers nicht mehr m
oglich. Sollen trotzdem Signale mit so hoher
Datenrate mit Hilfe des Chip-Testers aufgenommen werden, so m
ussen diese auf zwei
Kan
ale demultiplext werden. Die b eiden auf diese Weise generierten Signale b esitzen
nur no ch die halb e Datenrate und k
onnen mit der Oszilloskopfunktion des Chip-Testers
erfat werden.
Auf dem HP82k-Board ist ein Demultiplexer f
ur einen ho chfrequenten Eingangska-
nal implementiert. Abbildung B.1 zeigt den zugeh
origen Schaltplan.
Receiver Receiver
D-Flip-Flop
Datenkanal
800 Mbit/s Clock
Clock
1:2 Fan-Out 1:2 Fan-Out
400 Mbit/s
Ausgang A
400 Mbit/s
Ausgang B
800 Mbit/s
Clock
D-Flip-Flop
Abbildung B.1: Demultiplexer zur Aufspaltung eines Signals auf zwei Kan
ale mit hal-
b er Datenrate
Das digitale Testsignal, das in den Chip-Tester eingelesen werden soll, wird zur
Verb esserung der Signalform zun
achst auf einen Receiver (ME10EL16) gegeb en, b evor
es zu einem zweifachen Fan-Out-Buer (ME10EL11) gef
uhrt wird. Aus diese Weise
kann das Signal auf die Eing
ange zweier getakteter D-Flip-Flops (ME10EL51) geleitet
werden. Die Flip-Flops werden durch ein 800 Mbit/s Clo cksignal (=400 MHz) getaktet.
Ist das eine Taktsignal invertiert gegen
ub er dem zweiten, so werden die Datenbits
101
des 800 Testsignals abwechselnd in das erste o der das zweite Flip-Flop eingelesen.
Die Einlese des Testsignals in den Master des Flip-Flops geschieht, wenn sich das
Clo cksignal auf Low-Pegel b endet, und es wird b ei p ositiver (ansteigender) Flanke
der Clo ck an den Slaveweitergeleitet und liegt damit am Ausgang des Flip-Flops an,
bis eine erneute p ositive Signalanke des Clo cksignals erfolgt. Die Pulsl
angen des
Testsignals werden auf die dopp elte L
ange ausgedehnt und k
onnen vom Chip-Tester
eingelesen werden.
Auf diese Weise lassen sichnur die Bitfolgen des Testsignals untersuchen. Aussagen
ub er die Signalform sind nichtm
oglich, weil diese durch die Flip-Flops vorgegeb en
ist. Abbildung B.3 zeigt die Messung der b eiden demultiplexten Kan
ale eines 800
Mbit/s Signals, f
ur das das in Bild B.2 dargestellte Testmuster verwendet wurde. Aus
Platzgr
unden ist der Ausgang des Receivers, der das Testsignal aufb ereitet, an den
invertierten Eingang des Fan-Out-Buers angeschlossen. Die b eiden mit dem Chip-
Tester aufgenommenen Signale sind daher invertiert. Als 800 Mbit/s Taktsignal mu
eines der vier ratenverdopp elten Signale verwendet werden.
0 0 1 0 0 1 0 0 1 0 ...
0 0 0 1 1 0 0 1 0 0 1 1 0 0 0 1 1 0 0 ... 0 1 0 1 0 1 0 1 0 1 ...
Abbildung B.2: Testmuster f
ur Test der Demultiplexerschaltung
1
0 0 10 0 1
0
. . .
101010
00
1.2 V 5 ns
. . .
Abbildung B.3: Aufnahme der Demultiplexer Ausgangssignale; die Messungen sind mit
der Oszilloskopfunktion des Chip-Testers durchgef
uhrt worden.
In Abbildung B.4 ist zum Vergleich eine direkte Aufnahme des Signals mit dem
Chip-Tester abgebildet. Gut zu erkennen ist, da die kurzen Signalpulse, die einer
Bitfolge -0-1-0- entsprechen, nicht mit dem Chip-Tester korrekt erfat werden k
onnen.
5 ns
1.2 V
Abbildung B.4: Aufnahme eines 800 Mbit/s Signals mit dem Chip-Tester
102
Literaturverzeichnis
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[29] AT&T; Elastomeric ConductivePolymer Interconnect; Pro duct Note, Juli 1989
104
Danksagung
Herrn Professor K. Meier dankeichf
ur die Betreuung meiner Arb eit, die ich in seiner
Arb eitsgrupp e im ASIC-Lab or des Instituts f
ur Ho chenergiephysik durchf
uhren durfte.
Herrn Professor E.E. Kluge m
ochte ich meinen Dank aussprechen, da er freundli-
cherweise die Zweitkorrektur dieser Arb eit
ub ernommen hat.
Mein Dank gilt vor allen Dingen Alexander Mass, der durch seine m
utterliche F
ursorge
eine groe Hilfe f
ur mich b edeutet hat.
Eb enso dankeichf
ur die fachliche und moralische Unterst
utzung, die ich durch viele
der Mitarb eiter des Instituts f
ur Ho chenergiephysik genossen hab e. Besonders hervor-
heb en m
ochte ich Martin Wunsch, Joachim Bo elsems und Peter Sto ck.
Zu Dank bin ich auch Herrn Grendus aus der Galvanik-Werkstatt des Physikalischen
Instituts verpichtet, der alle meine Auftr
age zuverl
assig und geduldig erledigt hat.
Ganz b esonders m
ochte ich mich b ei meinen Eltern b edanken, ohne deren Unterst
utzung
mein Studium nichtm
oglich gewesen w
are.
Einen genauso b esonderer Dank geht an meine Freundin Veronika und an alle meine
Freunde.
105
