Impacto de la variabilidad dependiente del tiempo en circuitos integrados en tecnologías nanométricas: modelado, simulación y caracterización experimental
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UNIVERSIDAD DE SEVILLA Departamento de Electrónica y Electromagnetismo Memoria presentada por PABLO MARTÍN LLORET para la obtención del grado de Doctor por la Universidad de Sevilla Directores FRANCISCO V. FERNÁNDEZ FERNÁNDEZ ELISENDA ROCA MORENO Tutor FRANCISCO V. FERNÁNDEZ FERNÁNDEZ TESIS DOCTORAL Impacto de la variabilidad dependiente del tiempo en circuitos integrados en tecnologías nanométricas: modelado, simulación y caracterización experimental Enero 2021
i Agradecimientos. Quiero utilizar estas líneas para agradecer a todas las personas que de una forma u otra han contribuido para que este trabajo se llevase a cabo. En primer lugar, quiero agradecer a mis directores de tesis, por darme la oportunidad de desarrollar con ellos esta investigación y también, a ellos y a otros formadores y compañeros del centro de investigación, por todo el aprendizaje que he podido sacar durante estos años y que me ha hecho mejorar como profesional. De este periodo agradezco también a los profesores y compañeros con los que he tenido el placer de impartir docencia, con mención especial al profesor Ángel Rodríguez, por todo lo que he aprendido preparando las clases con él demostrarme con su ejemplo lo maravillosa que resulta la docencia cuando existe una implicación vocacional del profesor. Por último, en lo que respecta al ámbito académico-laboral, quería agradecer a los profesores y profesoras que se han ocupado de mi formación durante mis estancias de investigación. Por un lado, Montserrat Nafría y Javier Martín, quienes me acogieron durante mi estancia en la Universitat Autònoma de Barcelona, en la que disfrute mucho de nuestra colaboración en la investigación. Por otro lado, a Beatriz Hernández, profesora en la Universidad Pablo de Olavide, que me ha ayudado a integrar nuevos enfoques y perspectivas y que ha represando para mí una inyección de motivación por ser un ejemplo a seguir en todos los sentidos. Como escribir agradecimientos no es algo que acostumbre a hacer a diario, quiero aprovechar la oportunidad para agradecer en el ámbito personal a mi familia y mis seres queridos, porque ellos representan realmente los aspectos más valiosos, hermosos e importantes de mi vida. A mi madre María y a mi padre Rafael y también a mi hermano Javi y mis tías Mari Carmen y Rosi. Son personas que llevan el significado de la familia a otro nivel, que son capaces de darlo todo por mí y que no hay amor ni actos en el mundo para corresponder todo lo que me han dado. Javi, mi hermano pequeño que no pequeño hermano, gracias por ser quien eres y cómo eres, te deseo y te mereces lo mejor en la vida. Gracias por ser tan bueno conmigo. Agradecer también a mi segunda familia, a mi sensei Juan Pablo, a todos mis senpais y compañeros del Karate, con quien más que una amada afición comparto un estilo de vida. Vuestro ejemplo y alegría me dan la fortaleza en cada batalla, dentro y fuera del dojo. Agradezco a todos mis amigos, por la suerte que tengo de que mi pequeño mundo esté lleno de personas tan especiales y maravillosas. Por lo vivido en este periodo de mi vida, agradezco a Antonio y Jorge, mis camaradas, compañeros de trincheras filosóficas y pequeñas aventuras, siempre os llevaré en el corazón. A mis viejos amigos Lalo y Carmen, gracias por conocerme tan bien, por saber lo que necesito siempre para ser feliz, incluso mejor que yo y por darle a cada experiencia vivida a vuestro lado tanto valor. Por último, gracias a la que se ha convertido en la persona más importante de mi vida. Cristina, mi amor, mi pareja, mi compañera, mi inspiración y mi aliento. La persona que más admiro. Toda experiencia se hace divertida e inolvidable a tu lado. Eres la principal razón de todos los proyectos que hemos sacado adelante en este periodo y de ese futuro maravilloso que estamos construyendo juntos. Gracias por todo lo que aprendo de mismo y de nosotros a tu lado y gracias por hacerme sentir tan afortunado de tenerte en mi vida.
ii Tabla de contenido Capítulo 1: Fiabilidad en el diseño de circuitos integrados de escala nanométrica. ..... 1 1.1. Introducción a los conceptos de variabilidad y fiabilidad en el marco del diseño de circuitos integrados. ................................................................................................. 1 1.2. Contenidos, objetivos y contribuciones de la tesis. ........................................... 4 1.3. Organización de la tesis. .................................................................................... 8 Capítulo 2: Modelado de las Fuentes de variabilidad en dispositivos CMOS de escala nanométrica. 9 2.1. Introducción. ...................................................................................................... 9 2.2. Variabilidad a tiempo cero, TZV. ...................................................................... 9 2.3. Variabilidad dependiente del tiempo, TDV. .................................................... 13 2.3.1. Introducción. ............................................................................................. 13 2.3.2. Efectos de la degradación por envejecimiento o aging. ........................... 14 2.3.3. RTN (Random Telegraph Noise). ............................................................ 25 2.4. Revisión de modelos compactos de degradación de circuitos. ........................ 27 2.4.1. Consideraciones generales. ....................................................................... 27 2.4.2. Tipos de Modelos. .................................................................................... 30 2.4.3. Revisión de modelos integrados en simuladores: estado del arte. ............ 32 2.5. Modelo de variabilidad propuesto para esta tesis ............................................ 35 2.5.1. Introducción .............................................................................................. 35 2.5.2. Modelo de TZV ........................................................................................ 36 2.5.3. Modelo de TDV ........................................................................................ 36 2.6. Conclusiones del capítulo. ............................................................................... 54 Capítulo 3: Simulación de fiabilidad de circuitos integrados. ..................................... 55 3.1. Introducción. .................................................................................................... 55 3.2. Objetivos y consideraciones de la simulación de fiabilidad. ........................... 55 3.3. Revisión de herramientas de simulación de fiabilidad en el marco del diseño de circuitos integrados analógicos. .................................................................................. 67 3.3.1. Breve introducción histórica. .................................................................... 67 3.3.2. Herramientas comerciales......................................................................... 67 3.3.3. Propuestas académicas alternativas a las herramientas comerciales. ....... 70 3.4. CASE: Una herramienta de simulación de fiabilidad estocástica para circuitos integrados. .................................................................................................................. 75 3.4.1. Introducción. ............................................................................................. 75 3.4.2. Simulador de fiabilidad estocástico .......................................................... 76 3.4.3. Herramienta para el cálculo del lifetime. .................................................. 98
iii 3.5. Conclusiones del capítulo. ............................................................................. 102 Capítulo 4: KIPT, Chip para el estudio del impacto de la variabilidad a nivel de circuito. 103 4.1. Introducción. .................................................................................................. 103 4.2. Flujo básico de las medidas de fiabilidad ...................................................... 104 4.3. Arquitectura general del chip KIPT. .............................................................. 108 4.3.1. Introducción. ........................................................................................... 108 4.3.2. Descripción de pads. .............................................................................. 110 4.3.3. Polarización y dominios de tensión. ....................................................... 111 4.3.4. Lógica digital de selección de Unity Cell. .............................................. 112 4.3.5. Descripción general de una Unity Cell. .................................................. 112 4.4. Matriz de bloques básicos. ............................................................................. 116 4.4.1. Introducción. ........................................................................................... 116 4.4.2. Inversores. ............................................................................................. 119 4.4.3. Espejos de corriente. ............................................................................... 121 4.4.4. Etapas amplificadoras simples. ............................................................. 124 4.5. Montaje del laboratorio y PCB. ..................................................................... 126 4.5.1. Introducción. ........................................................................................... 126 4.5.2. Montaje para la realización de experimentos. ........................................ 126 4.5.3. PCB diseñada para las medidas sobre la matriz analógica. .................... 127 4.6. Conclusiones del capítulo. ............................................................................. 129 Capítulo 5: Inversores. .............................................................................................. 130 5.1. Introducción. .................................................................................................. 130 5.2. Medidas realizadas. ........................................................................................ 130 5.2.1. Medidas de caracterización. ................................................................... 131 5.2.2. Proceso de degradación del CUT. .......................................................... 135 5.3. Resultados. ..................................................................................................... 142 5.3.1. Estudio de la TZV. ................................................................................. 142 5.3.2. Estudio fenomenológico de la degradación por envejecimiento. ........... 148 5.3.3. Procesado y análisis de las medidas sobre las prestaciones del circuito. 158 5.4. Conclusiones del capítulo. ............................................................................. 177 Capítulo 6: Espejos de Corriente. .............................................................................. 178 6.1. Introducción. .................................................................................................. 178 6.2. Medidas realizadas. ........................................................................................ 178 6.2.1. Esquemas de testado ............................................................................... 179
iv 6.2.2. Medidas de caracterización .................................................................... 182 6.2.3. Proceso de degradación del CUT ........................................................... 184 6.3. Resultados. ..................................................................................................... 186 6.3.1. Estudio de la TZV .................................................................................. 186 6.3.2. Estudio fenomenológico de la degradación por envejecimiento. ........... 193 6.3.3. Procesado y análisis de las medidas sobre las prestaciones de los circuitos. 200 6.4. Espejos de corriente Wilson mejorados. ........................................................ 225 6.5. Conclusiones del capítulo. ............................................................................. 227 Capítulo 7: Etapas amplificadoras simples. .............................................................. 228 7.1. Introducción. .................................................................................................. 228 7.2. Medidas realizadas. ........................................................................................ 228 7.2.1. Medidas de caracterización. ................................................................... 229 7.2.2. Proceso de degradación de los CUTs. .................................................... 232 7.3. Resultados. ..................................................................................................... 237 7.3.1. Estudio de la TZV. ................................................................................. 238 7.3.2. Estudio fenomenológico de la degradación por envejecimiento. ........... 245 7.4. Procesado y análisis de las medidas sobre las prestaciones del circuito........ 258 7.5. Conclusiones del capítulo. ............................................................................. 269 Capítulo 8: Conclusiones. .......................................................................................... 271 Bibliografía. .................................................................................................................. 273
v Lista de Figuras. Figura 1-1. Ejemplo de funciones de densidad de probabilidad de la prestación de un circuito afectado por distintas fuentes de variabilidad. .................................................... 2 Figura 1-2. Tareas realizadas durante el desarrollo de esta tesis y otras tareas de la misma línea de investigación estrechamente relacionadas. ......................................................... 7 Figura 2-1. Clasificación de la TZV según la escala. ..................................................... 10 Figura 2-2. Rugosidad en el borde del óxido (LER) y rugosidad en el ancho del óxido (LWR). ............................................................................................................................ 11 Figura 2-3. Representación gráfica de las muestras de un circuito fabricado y afectado por la TZV. ........................................................................................................................... 12 Figura 2-4. Gráfica conceptual de la interfaz de un transistor MOSFET. ...................... 17 Figura 2-5. Ilustración cualitativa del comportamiento de la degradación por BTI frente a una señal con condiciones de estrés que cambian en el tiempo................................... 18 Figura 2-6. Mecanismos de degradación asociados al fenómeno de Hot Carrier Injection. ........................................................................................................................................ 22 Figura 2-7. Gráficas ilustrativas del efecto RTN en dispositivos con distinto número de defectos activos............................................................................................................... 26 Figura 2-8. Posibilidades de implementación para la integración de los modelos en los circuitos. ......................................................................................................................... 29 Figura 2-9.Sub-circuito empleado para emular los procesos de degradación por BTI mediante la carga y descarga de los defectos presentes en el dispositivo. ..................... 33 Figura 2-10. Propuesta de sub-circuito mostrada en [61], [104] y [22]. ........................ 34 Figura 2-11. Función de distribución de defectos de un dispositivo PMOS (𝑉𝐺𝐵=1.2V, 𝑉𝐷𝐵=0V y T=25°). ........................................................................................................ 40 Figura 2-12. Dependencia con la temperatura de los tiempos de captura y emisión en dispositivos PMOS y NMOS. ......................................................................................... 41 Figura 2-13. Dependencia con las tensiones 𝑉𝐺𝐵 y 𝑉𝐷𝐵 de los tiempos de captura y emisión en dispositivos PMOS. ...................................................................................... 42 Figura 2-14. Dependencia con las tensiones 𝑉𝐺𝐵 y 𝑉𝐷𝐵 de los tiempos de captura y emisión en dispositivos NMOS. ..................................................................................... 43 Figura 2-15. Probabilidad de ocupación de los defectos en el plano (𝜏𝑐, 𝜏𝑒) de un transistor PMOS que ha operado a unas condiciones de estrés de VGB=VDB=0.7V y T=25° durante 10000 segundos. ..................................................................................... 45
vi Figura 2-16. Evaluaciones de la variación de la tensión umbral de la componente de daño permanente del modelo para una 𝑉𝐺𝑆=1.2𝑉 y 𝑉𝐷𝑆=0.0𝑉,0.6𝑉,0.8𝑉,1.0𝑉,1.2𝑉. En las gráficas superiores la temperatura es de 𝑇=25° y en las inferiores de 𝑇=80°. Las gráficas de la izquierda se corresponden con los resultados obtenidos para un transistor de tipo PMOS, y las gráficas de la derecha para un transistor tipo NMOS.................... 52 Figura 2-17. Evaluaciones de la variación de la tensión umbral de la componente de daño permanente del modelo para una 𝑉𝐷𝑆=1.2𝑉 y 𝑉𝐺𝑆=0.6𝑉,0.8𝑉,1.2𝑉. En las gráficas superiores la temperatura es de 𝑇=25° y en las inferiores de 𝑇=80°. Las gráficas de la izquierda se corresponden con los resultados obtenidos para un transistor de tipo PMOS, y las gráficas de la derecha para un transistor tipo NMOS................................ 53 Figura 3-1. Flujo básico de un simulador de fiabilidad. ................................................. 57 Figura 3-2. Espejo de corriente simple PMOS para explicar el link bidireccional entre la degradación por envejecimiento y las condiciones de estrés. ........................................ 58 Figura 3-3. Cambio en las condiciones de estrés y degradación del transistor de entrada (M1) de un espejo de corriente simple como el de la Figura 3-2. .................................. 59 Figura 3-4. Esquemático del RO de 5 etapas utilizado para las simulaciones de los resultados mostrados. ..................................................................................................... 60 Figura 3-5. Cambio en la distribución de valores de la frecuencia de oscilación de un RO de 5 etapas como el de la Figura 3-4, cuando éste opera durante un año. ...................... 60 Figura 3-6. Esquema conceptual de una simulación de fiabilidad con pasos intermedios para actualizar las condiciones de estrés. ....................................................................... 60 Figura 3-7. Opciones para la inclusión de pasos intermedios con escala fija lineal o logarítmica como alternativa a la extrapolación directa. ................................................ 61 Figura 3-8. Variación de la tensión umbral (degradación) y valor final en la tensión de polarización (condición de estrés) en el transistor M1 del RO, cuando este ha operado durante un año, en función del número de pasos intermedio empleado para actualizar las condiciones de estrés. ..................................................................................................... 62 Figura 3-9. Flujo de un simulador de fiabilidad que considera el link bidireccional mediante la inclusión de pasos intermedios para actualizar las condiciones de estrés... 63 Figura 3-10. Esquemático del OPAMP Miller de dos etapas utilizado en las simulaciones de fiabilidad. ................................................................................................................... 65 Figura 3-11. Impacto de la variabilidad sobre las prestaciones de un amplificador operacional...................................................................................................................... 65 Figura 3-12. Concepto de time-dependent yield y lifetime en el marco de esta tesis. ... 67
vii Figura 3-13. Capturas de la interfaz de usuario de la herramienta Case. ....................... 76 Figura 3-14. Flujo del simulador de fiabilidad propuesto en esta tesis. ......................... 77 Figura 3-15. Flujo de simulación representativo del método A. .................................... 79 Figura 3-16. Flujo representativo del método B.1. ......................................................... 81 Figura 3-17. Flujo representativo del método B.2. ......................................................... 82 Figura 3-18.Histogramas de las distribuciones obtenidas sin y con el proceso de colapso de las Ddefect y pocc. ..................................................................................................... 83 Figura 3-19. Flujo representativo del método B.3. ......................................................... 84 Figura 3-20. Circuito empleado en la realización del experimento para comparar los métodos B.1, B.2 y B.3. .................................................................................................. 85 Figura 3-21. Flujo representativo del método C. ............................................................ 85 Figura 3-22. Esquemático del espejo de corriente de 3 etapas utilizado. ....................... 86 Figura 3-23. CDF del factor de copia del espejo de corriente de tres etapas para los métodos propuestos. ....................................................................................................... 87 Figura 3-24. Algoritmo de salto adaptativo para un único transistor. ............................ 89 Figura 3-25. Procedimiento para la elección del siguiente valor de 𝛿𝑉𝑡ℎ𝑖 en la opción que fija el número de pasos intermedios a realizar. .............................................................. 90 Figura 3-26. Error relativo en el cálculo de la degradación empleando diferentes métodos de salto. ........................................................................................................................... 91 Figura 3-27. Error relativo en el cálculo de la degradación de las prestaciones del OPAMP- ......................................................................................................................... 92 Figura 3-28. Relación entre el porcentaje de variación de tensión umbral (degradación) permitida entre saltos y el número de saltos necesarios. ................................................ 93 Figura 3-29. Histogramas y CDF de las prestaciones del circuito. ................................ 94 Figura 3-30. Variación de la tensión umbral (degradación) incluyendo TZV y TDV en cada uno de los transistores del circuito. ........................................................................ 95 Figura 3-31. Representación de las prestaciones frente a la degradación del transistor M8. ........................................................................................................................................ 96 Figura 3-32.Captura de la interfaz de CASE que muestra la representación de resultados de las prestaciones en formato tabla. .............................................................................. 96 Figura 3-33. Captura de la ventana de ayuda para representaciones gráficas de la interfaz de CASE. ........................................................................................................................ 97 Figura 3-34. Captura de la representación tridimensional de prestaciones realizada desde la interfaz de Case........................................................................................................... 97
viii Figura 3-35. Flujo del método para el cálculo del lifetime. ........................................... 99 Figura 3-36. Representación ilustrativa del cálculo del lifetime utilizando el método propuesto. ..................................................................................................................... 100 Figura 3-37. Cálculo del lifetime en el primer ejemplo propuesto. .............................. 101 Figura 3-38. Cálculo del lifetime en el segundo ejemplo propuesto. ........................... 101 Figura 4-1. Proceso de medida de un experimento de fiabilidad. ................................ 104 Figura 4-2. Recuperación en saltos discretos de la corriente sobre un transistor PMOS. ...................................................................................................................................... 107 Figura 4-3. Proceso de medida que incluye un proceso de caracterización tanto estática como dinámica. ............................................................................................................. 108 Figura 4-4. Layout del chip KIPT en el que se ilustra las diferentes matrices incluidas. ...................................................................................................................................... 109 Figura 4-5. Anillo de pads del chip KIPT donde se indican los pads utilizados por la matriz de bloques básicos. ....................................................................................................... 110 Figura 4-6. Esquema conceptual de la conexión Force and Sense. .............................. 111 Figura 4-7. Esquemático, layout y ejemplo de funcionamiento de los registros de desplazamiento de la lógica de control para la selección de celdas en KIPT. .............. 113 Figura 4-8. Esquemático y layout de uno de los decodificadores empleados en la lógica de control del chip KIPT. ............................................................................................. 114 Figura 4-9. Esquema general de una Unity Cell del chip KIPT. .................................. 114 Figura 4-10. Esquemático y layout de un bloque de level shifter utilizado en KIPT. .. 115 Figura 4-11. Esquemático y layout de un bloque de puertas de transmisión utilizado en KIPT. ............................................................................................................................ 116 Figura 4-12. Fotografía de la matriz de bloques básicos de KIPT. .............................. 117 Figura 4-13. Tipos de CUTs agrupados por columnas. ................................................ 119 Figura 4-14. Zona del CUT de las Unity Cells de los inversores. ................................ 119 Figura 4-15. Lógica de control de las Unity Cells tipo inversor y etapa amplificadora simple. .......................................................................................................................... 120 Figura 4-16. Espejo de corriente Simple NMOS (arriba a la izquierda), espejo de corriente simple PMOS (arriba a la derecha), espejo de corriente Wilson mejorado NMOS (abajo a la izquierda) y espejo de corriente Wilson mejorado PMOS (abajo a la derecha). ... 121 Figura 4-17. Zona del CUT de las Unity Cells de los espejos de corriente NMOS (arriba) y PMOS (abajo). ........................................................................................................... 122 Figura 4-18. Lógica de control de las Unity Cells tipo espejo de corriente. ................ 123
xv 2.0V y un tiempo de estrés de 100s. La gráfica inferior derecha con una tensión de estrés de 2.0V y un tiempo de estrés de 1000s. La gráfica superior izquierda con una tensión de estrés de 2.5V y un tiempo de estrés de 100s. La gráfica superior derecha con una tensión de estrés de 2.5V y un tiempo de estrés de 1000s. ....................................................... 216 Figura 6-35. Degradación relativa de las corrientes de entrada y salida y variación del factor de copia para los CUTs de tipo NMOS y dimensionamiento S1. Cada gráfica representa los resultados obtenidos para cada tipo de esquema y unas condiciones de estrés concretas. La gráfica inferior izquierda se corresponde con una tensión de estrés de 2.0V y un tiempo de estrés de 100s. La gráfica inferior derecha con una tensión de estrés de 2.0V y un tiempo de estrés de 1000s. La gráfica superior izquierda con una tensión de estrés de 2.5V y un tiempo de estrés de 100s. La gráfica superior derecha con una tensión de estrés de 2.5V y un tiempo de estrés de 1000s. ....................................................... 216 Figura 6-36. Degradación relativa de las corrientes de entrada y salida y variación del factor de copia para los CUTs de tipo NMOS y dimensionamiento S2. Cada gráfica representa los resultados obtenidos para cada tipo de esquema y unas condiciones de estrés concretas. La gráfica inferior izquierda se corresponde con una tensión de estrés de 2.0V y un tiempo de estrés de 100s. La gráfica inferior derecha con una tensión de estrés de 2.0V y un tiempo de estrés de 1000s. La gráfica superior izquierda con una tensión de estrés de 2.5V y un tiempo de estrés de 100s. La gráfica superior derecha con una tensión de estrés de 2.5V y un tiempo de estrés de 1000s. ....................................................... 217 Figura 6-37. Degradación relativa de las corrientes de entrada y salida y variación del factor de copia para los CUTs de tipo NMOS y dimensionamiento S3. Cada gráfica representa los resultados obtenidos para cada tipo de esquema y unas condiciones de estrés concretas. La gráfica inferior izquierda se corresponde con una tensión de estrés de 2.0V y un tiempo de estrés de 100s. La gráfica inferior derecha con una tensión de estrés de 2.0V y un tiempo de estrés de 1000s. La gráfica superior izquierda con una tensión de estrés de 2.5V y un tiempo de estrés de 100s. La gráfica superior derecha con una tensión de estrés de 2.5V y un tiempo de estrés de 1000s. ....................................................... 217 Figura 6-38. Esquemático de los espejos de corriente Wilson mejorados. .................. 225 Figura 7-1. Proceso de medida de los CUTs tipo etapas amplificadoras simples. ....... 228 Figura 7-2. Esquema conceptual básico del funcionamiento de las etapas amplificadoras simples de fuente común. ............................................................................................. 230 Figura 7-3. Esquemas de caracterización de las etapas amplificadoras simples según el rol de los transistores. ................................................................................................... 232
xvi Figura 7-4. Ilustración gráfica de las prestaciones evaluadas a nivel de circuito. ........ 232 Figura 7-5. Condiciones de estrés aplicadas a las etapas amplificadoras simples durante la fase de degradación................................................................................................... 233 Figura 7-6. Esquemas de degradación empleados en las etapas amplificadoras simples. ...................................................................................................................................... 236 Figura 7-7. Condiciones de estrés sobre los transistores individuales de las etapas amplificadoras simples. ................................................................................................ 237 Figura 7-8. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada NMOS S1. ................................................................................................ 243 Figura 7-9. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada PMOS S1. ................................................................................................ 243 Figura 7-10. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada NMOS S2. ................................................................................................ 243 Figura 7-11. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada PMOS S2. ................................................................................................ 243 Figura 7-12. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada NMOS S3. ................................................................................................ 244 Figura 7-13. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada PMOS S3. ................................................................................................ 244 Figura 7-14. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada NMOS S4. ................................................................................................ 244 Figura 7-15. Histograma de la tensión de polarización a la entrada y ganancia del CUT para entrada PMOS S4. ................................................................................................ 244 Figura 7-16. Desplazamiento de las curvas 𝑉𝑂𝑈𝑇𝑃𝑈𝑇/𝑉𝐼𝑁𝑃𝑈𝑇 y de ganancia debido al impacto de la variabilidad. Se muestran las curvas en fresco, envejecidas operando en el punto de polarización ajustado en fresco y envejecidas operando en el nuevo punto de polarización (npp) reajustado para el funcionamiento del CUT envejecido. ............... 246 Figura 7-17. Imagen ilustrativa de la importancia de la forma de la curva de ganancia. ...................................................................................................................................... 247 Figura 7-18. Imagen ilustrativa de la posible deformación de la curva envejecida: estrechamiento y ensanchamiento. ............................................................................... 247 Figura 7-19. Posible casuística de la degradación de ganancia de los CUTs. .............. 248 Figura 7-20. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés DC (entrada PMOS). .......................................................................................... 250
xvii Figura 7-21. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés DC (entrada NMOS). ......................................................................................... 251 Figura 7-22.Medidas en fresco y envejecidas de un CUT S3 cuando se ha empleado un estrés DC (entrada NMOS). ......................................................................................... 252 Figura 7-23.Medidas en fresco y envejecidas de un CUT S4 cuando se ha empleado un estrés DC (entrada PMOS). .......................................................................................... 252 Figura 7-24.Medidas en fresco y envejecidas de un CUT S4 cuando se ha empleado un estrés DC (entrada NMOS). ......................................................................................... 252 Figura 7-25. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés AC (entrada PMOS). .......................................................................................... 253 Figura 7-26. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés AC (entrada NMOS). ......................................................................................... 253 Figura 7-27. Medidas en fresco y envejecidas de un CUT S2 cuando se ha empleado un estrés AC (entrada PMOS). .......................................................................................... 254 Figura 7-28. Medidas en fresco y envejecidas de un CUT S3 cuando se ha empleado un estrés AC (entrada NMOS). ......................................................................................... 255 Figura 7-29. Medidas en fresco y envejecidas de un CUT S4 cuando se ha empleado un estrés AC (entrada PMOS). .......................................................................................... 255 Figura 7-30. Medidas en fresco y envejecidas de un CUT S4 cuando se ha empleado un estrés AC (entrada NMOS). ......................................................................................... 256 Figura 7-31. Medidas de un CUT S1 cuando se ha empleado un estrés AC de 10KHz (entrada PMOS). ........................................................................................................... 257 Figura 7-32. Medidas de un CUT S4 cuando se ha empleado un estrés AC de 10KHz (entrada NMOS). .......................................................................................................... 257 Figura 7-33. Resultados CUT a CUT cuando se ha aplicado un estrés de tipo DC (3.3V, 1000s) y se ha empleado como entrada el transistor PMOS de la etapa amplificadora. ...................................................................................................................................... 259 Figura 7-34. Resultados CUT a CUT cuando se ha aplicado un estrés de tipo AC a 1KHz (3.3V, 1000s) y se ha empleado como entrada el transistor PMOS de la etapa amplificadora. ............................................................................................................... 260 Figura 7-35. Curvas de ganancia fresca y envejecida de los CUTs 46 y 48 cuando se ha aplicado un estrés AC. 1kHz. ....................................................................................... 261
xvii i Figura 7-36. Resultados CUT a CUT cuando se ha aplicado un estrés de tipo AC a 10KHz (3.3V, 1000s) y se ha empleado como entrada el transistor PMOS de la etapa amplificadora. ............................................................................................................... 262 Figura 7-37. Curvas de ganancia de los CUTs 43 y 49 cuando se ha aplicado un estrés AC 10KHz. .......................................................................................................................... 262 Figura 7-38. Resultados globales de la variación de la tensión de polarización a la entrada de la etapa para los diferentes dimensionamientos y condiciones de estrés. ................ 263 Figura 7-39. Resultados globales de la degradación de la ganancia en el punto de operación ajustado en fresco para los diferentes dimensionamientos y condiciones de estrés. ............................................................................................................................ 263
xix Lista de Tablas. Tabla 2-1. Parametrización actual de la distribución de defectos en las condiciones VGB=1.2V, VDB=0V y T=25°. ........................................................................................ 40 Tabla 2-2. Parametrización actual de las dependencias de la parte recuperable del modelo con la tensión. ................................................................................................................. 43 Tabla 2-3. Parametrización actual de la componente permanente del modelo. ............. 51 Tabla 3-1. Valores característicos de las distribuciones finales obtenidas para distintas muestras de TZV. ........................................................................................................... 85 Tabla 3-2. Comparación entre los diferentes métodos propuestos. ................................ 87 Tabla 4-1. Categorías, tipos y dimensionamientos de los bloques incluidos en la matriz de bloques básicos. ....................................................................................................... 118 Tabla 4-2. Relación entre las señales digitales de los pads y las señales internas de control para CUTs de tipo inversor y etapas amplificadoras simples. ...................................... 120 Tabla 4-3. Inversores incluidos en la matriz de bloques básicos. ................................ 121 Tabla 4-4. Relación entre las señales digitales de los pads y las señales internas de control para CUTs de tipo espejos de corriente. ....................................................................... 123 Tabla 4-5. Espejos de corriente incluidos en la matriz de bloques básicos de KIPT. .. 124 Tabla 4-6. Etapas amplificadoras simples incluidas en la matriz de bloques básicos. . 125 Tabla 4-7. Conexiones/Pines/Pads de los diferentes dispositivos de la matriz de bloques básicos. ......................................................................................................................... 129 Tabla 5-1.Valores característicos de NML y NMH en cada chip KIPT para el dimensionamiento S1. .................................................................................................. 146 Tabla 5-2. Valores característicos de NML y NMH en cada chip KIPT para el dimensionamiento S2. .................................................................................................. 146 Tabla 5-3. Valores característicos de NML y NMH en cada chip KIPT para el dimensionamiento S3. .................................................................................................. 146 Tabla 5-4. Valores característicos de NML y NMH en cada chip KIPT para el dimensionamiento S4. .................................................................................................. 147 Tabla 5-5. Valores característicos de NML y NMH en cada chip KIPT para el dimensionamiento S5. .................................................................................................. 147 Tabla 5-6. Valores característicos de las distribuciones unificadas de TZV de las prestaciones. ................................................................................................................. 148
xx Tabla 5-7. Corriente medida en los CUTs del dimensionamiento S1, empleados como ejemplo en este apartado, para las diferentes ondas de estrés aplicadas, tensión de estrés 2.5V y tiempo de estrés 1000s. ..................................................................................... 154 Tabla 5-8. Valores característicos de las distribuciones del margen de ruido alto NMH para el tamaño S1. ........................................................................................................ 173 Tabla 5-9. Valores característicos de las distribuciones del margen de ruido alto NML para el tamaño S1. ........................................................................................................ 173 Tabla 5-10. Valores característicos de las distribuciones del punto 𝑉𝐼𝑁𝑉𝑂𝑈𝑇=𝑉𝐷𝐷2 para el tamaño S1. ........................................................................................................ 174 Tabla 5-11. Valores característicos de las distribuciones del punto 𝑉𝑂𝑈𝑇𝑉𝐼𝑁=𝑉𝐷𝐷2 para el tamaño S1. ........................................................................................................ 174 Tabla 5-12. Valores característicos de las distribuciones del margen de ruido alto NMH para los tamaños S2-S4. ............................................................................................... 175 Tabla 5-13. Valores característicos de las distribuciones del margen de ruido alto NML para los tamaños S2-S4. ............................................................................................... 175 Tabla 5-14. Valores característicos de las distribuciones del punto 𝑉𝐼𝑁𝑉𝑂𝑈𝑇=𝑉𝐷𝐷2 para los tamaños S2-S4. ............................................................................................... 176 Tabla 5-15. Valores característicos de las distribuciones del punto 𝑉𝑂𝑈𝑇𝑉𝐼𝑁=𝑉𝐷𝐷2 para los tamaños S2-S4. ............................................................................................... 176 Tabla 6-1. Valores de corrientes equivalentes (promedios y desviación estándar) para cada tipo de espejo, dimensionamiento y tensión de estrés. ......................................... 185 Tabla 6-2. Valores del potenciómetro simulado (inicial) y real para cada tipo de espejo, dimensionamiento y tensión de estrés. ......................................................................... 186 Tabla 6-3. Valor medio y desviación estándar de la corriente de entrada en espejos NMOS. .......................................................................................................................... 188 Tabla 6-4. Valor medio y desviación estándar de la corriente de salida en espejos NMOS. ...................................................................................................................................... 188 Tabla 6-5. Valor medio y desviación estándar de la corriente de entrada en espejos PMOS. ...................................................................................................................................... 189 Tabla 6-6. Valor medio y desviación estándar de la corriente de salida en espejos PMOS. ...................................................................................................................................... 189 Tabla 6-7. Valor medio y desviación estándar del factor de copia en espejos NMOS. 190 Tabla 6-8. Valor medio y desviación estándar del factor de copia en espejos PMOS. 190
xxi Tabla 6-9. Valor medio y desviación estándar de la corriente de entrada, la corriente de salida y el factor de copia para las distribuciones completas de TZV agrupando todas las muestras medidas. ......................................................................................................... 193 Tabla 6-10. Valores en fresco y de degradación permanente del factor de copia y de las corrientes de los CUTs ................................................................................................. 199 Tabla 6-11. Degradación en términos absolutos y relativos de las corrientes y variación del CF de los CUTs ...................................................................................................... 199 Tabla 6-12. Proporción de veces en que la degradación relativa de la corriente de entrada es superior a la de la corriente de salida y viceversa. ................................................... 208 Tabla 6-13. Resultados globales CUTs PMOS, tensión de estrés 2.0V y tiempo de estrés 100s. .............................................................................................................................. 218 Tabla 6-14. Resultados globales CUTs PMOS, tensión de estrés 2.0V y tiempo de estrés 1000s. ............................................................................................................................ 218 Tabla 6-15. Resultados globales CUTs PMOS, tensión de estrés 2.5V y tiempo de estrés 100s. .............................................................................................................................. 219 Tabla 6-16. Resultados globales CUTs PMOS, tensión de estrés 2.5V y tiempo de estrés 1000s. ............................................................................................................................ 219 Tabla 6-17. Resultados globales CUTs NMOS, tensión de estrés 2.0V y tiempo de estrés 100s. .............................................................................................................................. 220 Tabla 6-18. Resultados globales CUTs NMOS, tensión de estrés 2.0V y tiempo de estrés 1000s. ............................................................................................................................ 220 Tabla 6-19. Resultados globales CUTs NMOS, tensión de estrés 2.5V y tiempo de estrés 100s. .............................................................................................................................. 221 Tabla 6-20. Resultados globales CUTs NMOS, tensión de estrés 2.5V y tiempo de estrés 1000s. ............................................................................................................................ 221 Tabla 6-21. Valores promedio y desviación estándar del cambio en las condiciones de estrés. ............................................................................................................................ 224 Tabla 7-1. Valores de polarización 𝑉𝐼𝑃 y 𝑉𝐼𝑁 empleados para la caracterización de los dispositivos y valores de ganancia obtenidos mediante simulación. ............................ 231 Tabla 7-2. Valores de polarización 𝑉𝐼𝑃 y 𝑉𝐼𝑁empleados para la degradación de los dispositivos y valores de ganancia obtenidos mediante simulación para una tensión de estrés máxima de 2.8V.................................................................................................. 235 Tabla 7-3. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S1. .................................................................................................. 239
xxii Tabla 7-4. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S2. .................................................................................................. 239 Tabla 7-5. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S3. .................................................................................................. 240 Tabla 7-6. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S4. .................................................................................................. 240 Tabla 7-7. Valores característicos de las distribuciones TZV para cada dimensionamiento cuando todas las muestras son agrupadas en una única distribución. .......................... 242 Tabla 7-8. Tensión de polarización en fresco y envejecida a la entrada de la etapa para todos los dispositivos con dimensionamiento S1. ........................................................ 265 Tabla 7-9. Ganancia en fresco, envejecida en el punto de polarización en fresco y envejecida reajustando el punto de polarización para todos los dispositivos con dimensionamiento S1. .................................................................................................. 266 Tabla 7-10. Tensión de polarización fresca y envejecida a la entrada de la etapa para todos los dispositivos con los dimensionamientos S2-S4, tensión de estrés 3.3V y tiempo de estrés 1000 segundos. ................................................................................................... 266 Tabla 7-11. Ganancia en fresco, envejecida en el punto de polarización en fresco y envejecida reajustando el punto de polarización para para todos los dispositivos con los dimensionamientos S2-S4, tensión de estrés 3.3V y tiempo de estrés 1000 segundos. 267 Tabla 7-12. Variación de la tensión de polarización a la entrada de la etapa para para todos los dispositivos con dimensionamiento S1. .................................................................. 267 Tabla 7-13. Degradación de ganancia para para todos los dispositivos con dimensionamiento S1. .................................................................................................. 268 Tabla 7-14. Variación de la tensión de polarización a la entrada de la etapa para para todos los dispositivos con los dimensionamientos S2-S4, tensión de estrés 3.3V y tiempo de estrés 1000 segundos. ................................................................................................... 268 Tabla 7-15. Degradación de ganancia para para todos los dispositivos con los dimensionamientos S2-S4, tensión de estrés 3.3V y tiempo de estrés 1000 segundos. 269
1 Capítulo 1: Fiabilidad en el diseño de circuitos integrados de escala nanométrica. 1.1. Introducción a los conceptos de variabilidad y fiabilidad en el marco del diseño de circuitos integrados. Las exigencias de un mercado cada vez más competitivo en términos de producción, con requisitos de diseño cada vez más restrictivos, hacen que sea importante para la industria conocer no sólo la forma en que los circuitos operarán al salir de la fábrica sino durante todo su tiempo de vida útil. En este sentido, el continuo escalado de las tecnologías CMOS en la fabricación de circuitos integrados ha aumentado los problemas relacionados con la fiabilidad de dichos circuitos, tanto en su fase de diseño como de fabricación y durante su operación, debido a que los circuitos presentan mayor variabilidad. En el desarrollo de esta tesis, esta variabilidad se entiende como una variación en las características físicas y, más concretamente, eléctricas, que presentan los dispositivos con respecto a las características ideales con las que fueron diseñados. Como resultado, un conjunto de dispositivos fabricados provenientes de un mismo diseño no presentará las mismas características eléctricas, sino que, contrariamente, cada dispositivo de este conjunto presentará distintas características. En este sentido, las características eléctricas del conjunto de dispositivos resultante pueden ser tratadas como una distribución estadística con sus parámetros característicos como, por ejemplo, su valor promedio. Evidentemente, dichas distribuciones presentarán también una determinada dispersión. En general, el impacto de esta variabilidad afectará negativamente a las prestaciones de un circuito o sistema, por lo que se hace fundamental estudiar en profundidad las diferentes fuentes de variabilidad, la forma en que ésta afectará a los circuitos y disponer de las herramientas necesarias para poder realizar diseños robustos o fiables frente a la presencia de dichas fuentes. A este respecto, la fiabilidad de los circuitos, en un sentido amplio, puede entenderse como la capacidad de los circuitos de seguir operando de forma satisfactoria, esto es, presentando unas determinadas prestaciones, en presencia de las fuentes de variabilidad. Con el fin de que los circuitos fabricados sean fiables, es necesario realizar consideraciones de fiabilidad desde la fase de diseño de los mismos, justificando el estudio de las fuentes de variabilidad y el desarrollo de herramientas que evalúen su impacto sobre las prestaciones de los circuitos. El trabajo presentado en esta tesis se centra en el estudio del impacto de la variabilidad dependiente del tiempo en el diseño de circuitos integrados, especialmente en tecnologías de escala nanométrica, considerando su efecto conjuntamente con el de la variabilidad a tiempo cero. La variabilidad a tiempo cero, conocida en la literatura por su término anglosajón Timezero variability (TZV), se refiere a la variabilidad que se genera durante la fabricación de los circuitos debido a la naturaleza y a las no idealidades de los materiales empleados y de los propios procesos de fabricación utilizados. Por esta razón, a esta fuente de variabilidad se la conoce también como variabilidad de proceso. El nombre de variabilidad a tiempo cero, hace referencia a que esta variabilidad está presente en los dispositivos incluso antes de que los circuitos comiencen a operar.
2 La variabilidad dependiente del tiempo o TDV, hace referencia a la variabilidad que aparece en los dispositivos y circuitos durante su tiempo de vida. En el marco de esta tesis, esta variabilidad será debida a la degradación por envejecimiento que sufren los circuitos durante su operación. Esta degradación por envejecimiento es también ampliamente conocida por su término anglosajón aging. Un aspecto fundamental que debe considerarse es que, a diferencia de la TZV, que puede representarse como una distribución estadística estática de partida, la distribución de variabilidad debido a la TDV irá variando a lo largo del tiempo en función de la forma en que los dispositivos envejecen. Este envejecimiento, a su vez, dependerá de la forma en que los dispositivos operan a lo largo del tiempo. A las condiciones de operación de los circuitos durante su tiempo de vida, en el contexto del estudio de la degradación por envejecimiento, se les denomina comúnmente condiciones de estrés. La creciente importancia de tener en consideración el impacto de estas fuentes de variabilidad en el diseño de CI de escala nanométrica, se debe a las consecuencias que produce sobre la TZV y la TDV el fuerte escalado que experimentan los dispositivos de las tecnologías actuales y la consecuente reducción del óxido de puerta efectivo de los mismos. Esto hace que los efectos aleatorios que se producen en los procesos de fabricación causen, en términos relativos, una mayor heterogeneidad entre los dispositivos que debieran ser iguales según diseño. En lo que se refiere a la degradación de los dispositivos, el escalado en general y la reducción de la longitud de canal en particular hace que, debido al actual “escalado a campo no constante” los campos eléctricos en los dispositivos aumenten, incrementando el impacto de ciertos mecanismos de degradación. Además, alcanzada la escala nanométrica, la naturaleza que muestran los mecanismos de degradación de los dispositivos cambia y pasan de tener un comportamiento determinista a un comportamiento estocástico [1]–[3]. Para ejemplificar gráficamente estos conceptos se incluye la Figura 1-1. Esta figura muestra los posibles valores de una prestación en un circuito bajo el impacto de las fuentes de variabilidad, concretamente, se representan como funciones de densidad de probabilidad. Con un color azulado, se representa el caso de la distribución resultante después de la fabricación, es decir, en presencia de la TZV. En general, los valores de una Figura 1-1. Ejemplo de funciones de densidad de probabilidad de la prestación de un circuito afectado por distintas fuentes de variabilidad.
9 Capítulo 2: Modelado de las Fuentes de variabilidad en dispositivos CMOS de escala nanométrica. 2.1. Introducción. En este capítulo se realizará una descripción más completa de las fuentes de variabilidad que afectan a los CI de escala nanométrica para posteriormente abordar su modelado. Concretamente en esta tesis se tienen en cuenta la variabilidad a tiempo cero o TZV y la variabilidad dependiente del tiempo o TDV. En primer lugar, en el apartado 2.2 se profundiza sobre la naturaleza de las perturbaciones que afectan a la TZV. En segundo lugar, el apartado 2.3 se centra en analizar los principales efectos y mecanismos de degradación que conforman la TDV. A continuación, en el apartado 2.4 se realiza una revisión de las diferentes propuestas presentes en la literatura para modelar los diferentes efectos y mecanismos de degradación por envejecimiento. Finalmente, en el apartado 2.5 se presenta el modelo de variabilidad empleado en esta tesis. Este modelo será el utilizado por las herramientas de simulación de fiabilidad que se presentan en el próximo capítulo. 2.2. Variabilidad a tiempo cero, TZV. La variabilidad a tiempo cero o TZV, también conocida como variaciones paramétricas de proceso consisten en las desviaciones indeseadas de los parámetros de los dispositivos fabricados con respecto a los dispositivos ideales. Estas desviaciones son debidas a las pequeñas perturbaciones que están presentes de forma inherente en los procesos de fabricación de los circuitos integrados, por tanto, están presentes antes de que el circuito comience su operación. Se trata de un problema creciente conforme aumenta el escalado de los dispositivos ya que la complejidad de los procesos litográficos aumenta, como por ejemplo el double pattering o el stepper motion [35], [36]. Respecto a la naturaleza y clasificación de la TZV existen diferentes perspectivas. Las variaciones producidas pueden dividirse en sistemáticas y aleatorias. Teóricamente, las primeras pueden ser predichas, como, por ejemplo, los gradientes en el espesor de óxido, mientras que las segundas como su propio nombre indica, son aleatorias. Desde el punto de vista de la observación o la emulación de la TZV a distintas escalas, las variaciones pueden clasificarse como variaciones de oblea a oblea o wafer-to-wafer, entre dados o inter-die y dentro del dado o intra-die. La Figura 2-1 muestra una representación gráfica de esta clasificación de escalas. Las variaciones inter-die, son también definidas como variaciones globales o global variations. Consisten en variaciones entre dos dispositivos fabricados con un diseño idéntico pero que se encuentran a cierta distancia entre ellos en el proceso de fabricación. Desde el punto de vista del diseño, las variaciones inter-die pueden representarse como una desviación del valor promedio de los parámetros de los dispositivos con respecto a su valor nominal [5]. Las variaciones internas al dado o intra-die, se conocen también como variaciones dentro del dado (within-die o WID) o variaciones locales (local) y son,
10 concretamente, las más interesantes desde el punto de vista de esta tesis y que más impacto provocarán de cara al estudio conjunto de la degradación de las prestaciones de los circuitos con la TDV. Esto es así porque se tratan de variaciones que se producen entre dispositivos que se encuentran dentro de un mismo circuito. A la variación entre los parámetros de dichos dispositivos, pertenecientes a un mismo circuito y diseñados de forma idéntica, se le conoce en la literatura como desapareamiento, o más aún, por su término anglosajón mismatch [37]. Pese a que las variaciones inter-die son generalmente, en términos absolutos, mayores que las variaciones intra-die, las prestaciones de los diseños analógicos se ven generalmente más afectadas por la variación intra-die. Esto es debido a que, principalmente en el diseño analógico, el mismatch puede afectar de forma crítica al funcionamiento de ciertas estructuras como, por ejemplo, los espejos de corriente o cualquier circuito con una etapa diferencial. Los fenómenos más ampliamente descritos causantes de las variaciones aleatorias intradie son la fluctuación aleatoria de los dopantes depositados o random dopant fluctuation (RDF), la rugosidad en los bordes y en el ancho de una de las formas impresas de un diseño, denominadas en terminología anglosajona como line edge roughness (LER) y line width roughness (LWR), aunque también pueden destacarse otros efectos como la granularidad del polisilicio en el terminal de puerta del dispositivo o poly-silicon granularity (PSG) o las variaciones en el grosor del óxido u oxide thickness variation (OTV) resultante de la rugosidad en la interfaz del mismo. Además, conforme aumenta el escalado, estos efectos adquieren cada vez una mayor importancia [38]. Las fluctuaciones aleatorias del dopado (RDF), se deben a la incertidumbre del número y localización de los átomos dopantes de un dispositivo, causando variación en su tensión umbral. Es el efecto que produce un mayor mismatch en los transistores [39]. Se hace más determinante en términos relativos conforme aumenta el escalado de la tecnología, ya que se depositan un menor número de átomos de dopado y, por tanto, la distribución aumenta su dispersión, siendo la contribución de cada uno de estos átomos de dopado más determinantes [40], [41] [42]. En casos donde el escalado es lo suficientemente fuerte para que la naturaleza discreta de los átomos de dopado no pueda ser ignorada, a este Figura 2-1. Clasificación de la TZV según la escala.
11 efecto de le denomina dopado aleatorio discreto o random discrete dopant (RDD) [43]– [45]. LER y LWR se producen debido a las rugosidades en los bordes de las líneas impresas de un circuito integrado [46], [47] debido a que las longitudes de onda que se emplean en el proceso litográfico en circuitos fuertemente escalados es superior al área del dispositivo que se pretende fabricar. Tal como se muestra en la Figura 2-2, LER y LWR obedecen al mismo fenómeno observados desde diferente perspectiva. LER se refiere a la rugosidad presente en una línea, mientras que LWR mide la variación en el ancho de la línea, considerando la diferencia que se da entre ambos bordes debido al LER. En términos de la variación que producen sobre los parámetros de los dispositivos, el efecto de estas rugosidades produce cambios en la tensión umbral de los dispositivos. Por su parte, las variaciones en el grosor del óxido producen fluctuaciones de tensión en la capa del óxido que también cambian, como consecuencia, la tensión umbral de forma similar a como lo hace el efecto RDF [48]–[50]. Por último, La granularidad del polisilicio en la puerta del dispositivo provoca un dopado no uniforme que puede conllevar a que los dopantes de las zonas de alto dopado acaben penetrando en el canal a través del óxido de puerta, lo que produciría variaciones en la tensión umbral del transistor [39], [51]. En tecnologías modernas de high-k con puertas de metal, en lugar de la granularidad del polisilicio se estudia la granularidad en el metal de puerta o metal gate granularity (MGG) [52]. Desde el punto de vista del diseño, los efectos intra-die se tratan como efectos estadísticamente independientes de un dispositivo a otro. Respecto a los parámetros concretos que se ven afectados a nivel de dispositivo, el mismatch afecta a parámetros como la longitud de la puerta de los dispositivos (L), a la tensión umbral (Vth) y a la movilidad de electrones o al factor de corriente β [8]. La variabilidad de la longitud de canal se asocia al impacto del fenómeno LER. Por su parte, en la escala nanométrica, como se ha comentado, la variación de la tensión umbral se asocia mayormente al RDF, aunque el impacto empeora debido a la combinación del RDF con otros efectos como el LER. En primera instancia, suele emplearse el modelo de Pelgrom [53] para modelar estadísticamente la varianza del mismatch. Si bien, existen estudios posteriores que tratan de ofrecer relaciones más exactas como por ejemplo [54]. En lo que a esta tesis se refiere, la TZV será tratada desde el punto de vista del diseño de circuitos y de los modelos empleados en simulación. Consistirá en una variación de los Figura 2-2. Rugosidad en el borde del óxido (LER) y rugosidad en el ancho del óxido (LWR).
12 parámetros eléctricos de los dispositivos de un circuito, que tendrán un desplazamiento promedio respecto a los valores nominales de diseño y una dispersión entre los parámetros de cada uno de ellos. Esta variación de los parámetros eléctricos de los dispositivos (transistores) resulta igualmente en una dispersión en las prestaciones de cada uno de los circuitos fabricados [55]. Por este motivo, se suele emplear un yield paramétrico del circuito para mostrar el impacto de esta variabilidad [4], [6]. Normalmente, el concepto cásico de yield se define como el porcentaje de circuitos fabricados (a partir del diseño nominal) que son capaces de operar correctamente según unas especificaciones establecidas. Estas especificaciones suelen referirse a restricciones respecto a un valor umbral de las prestaciones del circuito fabricado. Dependiendo de la prestación evaluada, este umbral será un valor mínimo o un valor máximo exigido a dicha prestación. Por ejemplo, si se escoge como prestación para una restricción el valor del consumo de un circuito, se establecerá un valor máximo admisible. En caso de evaluar la relación señal/ruido, más conocidas en inglés por SNR, la restricción establecida se referirá a un valor mínimo admisible. Para ejemplificar gráficamente este concepto se incluye la Figura 2-3. Esta figura representa, sin pérdida de generalidad, el valor de dos prestaciones genéricas P1 y P2 que tendrían las muestras de un circuito tras su fabricación. El diseño nominal a partir del cual fueron fabricados se representa en la figura como un rombo negro. Debido a las variaciones de los parámetros eléctricos de los transistores del circuito en cada muestra fabricada, los valores resultantes de las prestaciones serán, por lo general, igualmente diferentes para cada una de estas muestras. Suponiendo en este caso que ambas prestaciones mejoran cuanto mayor es su valor, se establecen dos umbrales mínimos para cada una de ellas, los cueles se indican en la figura con rectas discontinuas. Todas las Figura 2-3. Representación gráfica de las muestras de un circuito fabricado y afectado por la TZV.
13 muestras que estén por encima del valor mínimo exigido para cada una de las prestaciones serán consideradas muestras que funcionan correctamente. Estas muestras se representan en la figura con un color azulado. El resto de muestras, representadas en color rojo se considerarán muestras defectuosas de fábrica. En el ejemplo ilustrado, se representan un total de 1000 muestras de las cuales 195 han resultado defectuosas. En este sentido, el valor del yield, esto es, del porcentaje de muestras que funcionan correctamente sobre el total fabricado, será de 0.805 sobre la unidad o, si se expresa en términos de porcentaje, del 80.5%. Aunque el ejemplo mostrado se trate de un ejemplo bidimensional, lo comentado es extrapolable para cualquier número de prestaciones evaluadas. Actualmente, es posible evaluar el impacto de la TZV utilizando modelos proporcionados por los fabricantes de CI. Un método común es emplear estos ficheros en análisis basados en simulaciones de Monte-Carlo para hacer un estudio estadístico y comprobar el comportamiento de los circuitos. 2.3. Variabilidad dependiente del tiempo, TDV. 2.3.1. Introducción. En términos generales, se considera variabilidad dependiente del tiempo a la variabilidad que se produce cuando el circuito empieza a operar y comienza su tiempo de vida o lifetime. Por tanto, dicha variabilidad estará determinada por aspectos tales como el entorno y las condiciones de operación del circuito. Dentro de la variabilidad dependiente del tiempo, en la literatura pueden distinguirse distintos efectos. Una posible clasificación de los mismos sería distinguir entre efectos transitorios (transient effects) y efectos que causen degradación. Los efectos transitorios, como su propio nombre indica, causan una degradación o distorsión transitoria en las prestaciones de un circuito. Dentro de estos defectos existe a su vez una amplia gama de posibles clasificaciones. En algunos de ellos, cuando la fuente de dicho efecto pasa, el circuito vuelve a su operación normal [56]– [58]. En otros, como en determinados tipos de ruido, dependiendo de la fuente u origen fenomenológico y de las condiciones de estrés (condiciones de operación) del circuito, la variabilidad se mantendrá durante la operación de los mismos en todo su tiempo de vida. Un ejemplo importante de este tipo de efectos en relación a esta tesis es el fenómeno transitorio denominado ruido aleatorio telegráfico, más conocido por su nomenclatura en inglés como random telegraph noise o RTN. Por su parte, el trabajo presentado en esta tesis se centrará en la degradación por envejecimiento o aging, que va causando una degradación en los dispositivos de un circuito a lo largo del tiempo durante su tiempo de vida. Aunque algunos efectos del aging incluyan mecanismos que pueden presentar cierta recuperación, siempre existirá una parte de daño permanente sobre los dispositivos. Esta degradación dependerá en general de como el circuito esté operando durante su tiempo de vida. En el contexto de los estudios de degradación y análisis de fiabilidad, a las condiciones de operación de un circuito se les denomina comúnmente como condiciones de estrés y consisten en las tensiones o formas de onda a la que se encuentran los terminales de los dispositivos y en la temperatura.
14 La razón de por qué gran parte del contenido de la tesis se centra en ella es porque esta sigue siendo un tema puntero hoy día, especialmente para los nuevos nodos tecnológicos de escala nanométrica y las nuevas tecnologías que emplean otros materiales, como, por ejemplo, el uso de dieléctricos de alta constante dieléctrica conocidos como high-k. Diferentes estudios [59]–[63], revelan que las herramientas comerciales disponibles para la evaluación del impacto de esta fuente de variabilidad sufren actualmente de falta de precisión. Además, como se verá con posterioridad en este trabajo, todo parece indicar que la variabilidad inducida por la degradación a lo largo del tiempo se relaciona con la variabilidad de proceso y esa es la razón de que ambas deban tenerse en cuenta de forma conjunta [64]. Los principales efectos de degradación que afectan a los circuitos serán descritos a continuación en el sub-apartado 2.3.2. En el marco de esta tesis, se considerará a la degradación por envejecimiento como contribución única a la variabilidad temporal o TDV. Por esta razón, se hará referencia y se mencionarán indistintamente y con el mismo significado a la degradación por envejecimiento, aging o TDV. En el sub-apartado 2.3.3 se describirá brevemente el fenómeno RTN. Pese a tratarse de un efecto transitorio y a que su estudio se encuentre fuera de los objetivos de esta tesis, la naturaleza física detrás de este fenómeno guarda relación con los fenómenos de degradación estudiados en esta tesis. Además, debido a esta razón, el efecto de RTN será visible en algunas de las medidas experimentales presentadas en los capítulos centrados en el estudio empírico de los circuitos. Por estas razones, se ha considerado pertinente su inclusión y breve descripción. 2.3.2.Efectos de la degradación por envejecimiento o aging. Históricamente, el impacto de la degradación por envejecimiento en los circuitos lleva observándose y estudiándose desde los años 70-80, pero su impacto ha ido ganando importancia conforme ha ido aumentando el escalado en los circuitos integrados [59], [61], [65]. Este hecho ha provocado que en cada nuevo nodo tecnológico los mecanismos de degradación hayan aumentado como resultado de la combinación de los efectos térmicos y de los elevados campos eléctricos. En la literatura suelen destacar cuatro efectos como los principales mecanismos de degradación para dispositivos que se encuentran en la escala nanométrica, especialmente para tecnologías de nodos tecnológicos de 65nm o inferiores [66]. Estos son la inestabilidad en la temperatura de polarización o bias temperature instability (BTI), la inyección de portadores calientes o hot carrier injection (HCI), la ruptura dieléctrica dependiente del tiempo o timedependent dielectric breakdown (TDDB) y la electromigración o electromigration (EM). Son los tres primeros efectos mencionados los que han adquirido mayor interés de estudio en circuitos de escala nanométrica, ya que su contribución a la variabilidad se ha ido agravando con el escalado. Estos mecanismos tienen en común la degradación del aislante del dispositivo, la cual cambia las características eléctricas de los mismos. De los tres, el BTI y el HCI se consideran mecanismos de degradación no destructivos debido a que el deterioro que presentan los dispositivos, y, por ende, la degradación en las prestaciones de los circuitos, suele ser progresiva y no necesariamente implica que el dispositivo se
15 destruya o tenga que salir de su zona de operación o comportamiento habitual. Por ejemplo, es posible que un circuito inversor siga funcionando como tal, pero que, debido a la degradación sufrida por estos efectos, se violen algunas de las restricciones de diseño como, por ejemplo, la velocidad en la respuesta o que se traspase alguno de los márgenes de ruido. Estos mecanismos no destructivos producirán una variación de los parámetros eléctricos de los dispositivos degradados que irá cambiando a lo largo del tiempo. La mayor contribución al daño de cada uno de ellos dependerá tanto de las dimensiones de los dispositivos como de las condiciones de operación del mismo. A grosso modo, cabría destacar que la naturaleza física común y principal que está detrás de estos mecanismos obedece a tres fenómenos concretos, la generación de estados de interfaz entre el óxido de silicio y el canal del dispositivo, la captura y emisión de carga en dicha interfaz por la presencia de defectos o “trampas” en la red cristalina, y las trampas profundas que se encuentran en el óxido. El efecto de la ruptura dieléctrica dependiente del tiempo, time-dependent dielectric breakdown o TDDB, es otro de los efectos de envejecimiento de los transistores debido a la degradación del óxido de puerta de los mismos. Se produce cuando el dispositivo se somete a un campo eléctrico vertical elevado durante un periodo de tiempo determinado que causa la pérdida de las propiedades del dieléctrico del transistor y permite la circulación de una corriente elevada por el terminal de puerta. Se considera un mecanismo de degradación destructivo, ya que, una vez ocurre, el dispositivo dejaría de operar de la forma esperada, permitiendo la circulación de corrientes relativamente elevadas por el terminal de puerta. Esto significa que, aunque no necesariamente, la ruptura dieléctrica suele conllevar el fallo a nivel de circuito. Es importante comentar que, con el aumento progresivo del escalado de los dispositivos y la consecuente reducción del grosor de óxido en los mismos, la ruptura dieléctrica puede venir precedida de un mecanismo de degradación no destructivo, denominado ruptura dieléctrica suave o soft dielectric breakdown (SDB) [21], que no produce la “ruptura” de los dispositivos, sino solo una degradación en las propiedades del dieléctrico y un aumento de la corriente de puerta, pero de menor grado que la ruptura dura o hard dielectric breakdow (HDB). Entre la ruptura suave del dieléctrico, y la ruptura dieléctrica dura, se produce un aumento progresivo de la degradación en el dieléctrico y un aumento progresivo de la corriente por el terminal de puerta. A esta degradación progresiva se le conoce como degradación progresiva del dieléctrico o PDB. Típicamente, para el modelado de la ruptura dieléctrica, se ha empleado el modelo percolativo [17], [21], [65] El último efecto a considerar es la electromigración (EM). Se trata un efecto de envejecimiento que tiene lugar en las interconexiones de los circuitos integrados, tales como pistas, vías o contactos, como resultado de la difusión de átomos de metal a lo largo de un conductor en la dirección de flujo de electrones [21][67], [68]. El resultado es que los átomos de metal se mueven desde un extremo de la línea del metal y se acumulan en el extremo opuesto, lo que puede resultar en un circuito abierto debido a los vacíos, o bien, en un cortocircuito línea a línea debido a las aglomeraciones. Es un efecto a tener en cuenta en circuitos integrados debido a que suele producirse cuando se emplean
16 corrientes de alta densidad [38], [69] y normalmente se aborda a nivel de layout. Una forma común de caracterizar la degradación de una conexión es mediante su tiempo medio de fallo o mean time to failure (MTTF), que para este caso de la electromigración es modelado con un modelo bimodal mediante la ley de Black [67], [70]. El BTI y el HCI son los efectos de mayor interés para esta tesis por ser mecanismos de degradación no destructivos. El impacto de la variabilidad producido por estos mecanismos producirá generalmente un deterioro gradual en las prestaciones de los circuitos que irá aumentando a lo largo del tiempo y que normalmente alcanzará cotas no aceptables antes de que se produzca la ruptura dieléctrica, especialmente en circuitos analógicos. El hecho de centrar el objetivo de esta tesis en realizar estudios estadísticos del impacto de la variabilidad en el valor de las prestaciones, en lugar de considerar o de alcanzar la destrucción total de los dispositivos, es la principal razón de no incluir en el desarrollo de esta tesis el TDDB. En definitiva, al ser los efectos de BTI y HCI los efectos de degradación en los que se enfoca esta tesis, serán descritos con mayor profundidad en los sub-apartados 2.3.2.1 y 2.3.2.2 respectivamente. 2.3.2.1. BTI (Bias Temperature Instability). La inestabilidad de la temperatura de polarización, bias temperature instability o BTI, se considera actualmente uno de los principales efectos de degradación por envejecimiento o aging de los dispositivos. Este efecto, que ha ganado una creciente importancia al alcanzar los dispositivos la escala nanométrica, produce la degradación de los parámetros eléctricos de los dispositivos cuando estos han estado operando bajo unas determinadas condiciones de tensión y temperatura (condiciones de estrés). Este efecto, produce principalmente un incremento de la tensión umbral (en valor absoluto) en los dispositivos y también, una degradación de la movilidad. Existen dos tipos de mecanismos de BTI, uno para cada tipo de transistor o dispositivo. El BTI negativo, negative BTI o NBTI, ocurre en los dispositivos PMOS cuando a éstos se les aplica una tensión negativa (con respecto al terminal de fuente) sobre el terminal de puerta del dispositivo. Contrariamente, el BTI positivo, positive BTI o PBTI, ocurre en los dispositivos NMOS cuando a éstos se les aplica una tensión positiva (con respecto al terminal de fuente) en el terminal de puerta del dispositivo. Originalmente, en dispositivos PMOS basados en tecnologías SiO2 y SiON, la contribución de NBTI se ha considerado uno de los principales mecanismos de degradación de los transistores PMOS. Sin embargo, esta contribución es muy inferior en dispositivos NMOS por lo que tradicionalmente el PBTI se ha considerado despreciable en los mismos. Sin embargo, esto no ha sido así con la aparición de los dispositivos high-k (high-k/metal gate) donde se ha observado que el PBTI ha resultado tener una contribución importante en la degradación, del mismo orden que NBTI o incluso superior, sobre todo en dispositivos de nodos tecnológicos por debajo de los 45nm [71], [72]. Profundizando sobre la fenomenología del BTI, hay consenso en que depende fuertemente del elevado campo eléctrico en el óxido de puerta, en combinación con una elevada temperatura [73], que dan lugar a una reacción electroquímica en la región de la interfaz o región interficial que se forma debido a las diferentes estructuras de la red de
17 silicio monocristalino y las deformidades del óxido de puerta, causando la ruptura directa de enlaces Si-H en el óxido y la generación de estados de interfaz o estados interficiales [74]–[77], tal como muestra la Figura 2-4. Por tanto, un estado en la interfaz se crea por la liberación de hidrógeno saturando una valencia abierta de Si en el sustrato de la interfaz del óxido. El enlace que queda, es un defecto activo eléctricamente con una energía de distribución que se encuentra dentro de la banda prohibida del silicio. Estos estados generados funcionarán como defectos o trampas, que unidos a las trampas o defectos preexistentes [78], [79], dan lugar a un segundo efecto que consiste en la captura de carga en la interfaz del óxido de puerta [20], [80], [81]. La captura de portadores durante un cierto tiempo es lo que provoca una variación en la tensión umbral. Para el caso de NBTI en tecnologías SiO2 y SiON, este atrapamiento ocurre en mayor medida en la interfaz del silicio con el dieléctrico [82]–[84], aunque conforme aumenta el escalado es importante también tener en cuenta las trampas o defectos preexistentes en el óxido [85]. En el caso del PBTI en tecnologías SiO2 y SiON, donde la contribución a la degradación es mucho menor que para el caso del NBTI, el atrapamiento de carga se considera principalmente consecuencia de la captura de electrones en trampas preexistentes del óxido aunque también existe en combinación el proceso de generación de nuevas trampas [86], [87]. Sin embargo, es importante destacar que, en los circuitos high-k, donde los efectos del PBTI se encuentran en el orden de los de NBTI [72], [88] existe el consenso en que el atrapamiento de carga debido al NMOS PBTI se produce mayormente en el dieléctrico [89] o en las capas relativas al mismo [72], [90]. Cabe destacar en este punto que cuando un dispositivo en lugar de encontrarse operando a unas condiciones de estrés constantes, lo hace, por ejemplo, a una tensión que cambia a lo largo del tiempo (como una señal AC) o bien, cuando tras un periodo tiempo operando con unas caídas de tensión constantes relativamente elevadas, éstas disminuyen o se eliminan, el fenómeno del BTI muestra un mecanismo muy particular, denominado comúnmente como efecto de relajación o recuperación de la degradación, el cual comienza en el instante en que se reduce o elimina la tensión de estrés [20]. Esto es debido a que es posible que los portadores que fueron capturados sean de nuevo emitidos al canal resultando en una relajación parcial. Este fenómeno complica enormemente la evaluación, el modelado y la extrapolación del impacto del BTI en los circuitos. Es por Figura 2-4. Gráfica conceptual de la interfaz de un transistor MOSFET.
18 esta razón que la recuperación del BTI ha sido discutida de forma controvertida durante un largo tiempo, pero también ha llevado a un profundo entendimiento de los mecanismos de degradación [74], [84], [91]. A modo ilustrativo, en la Figura 2-5 se muestra como variaría la degradación de la tensión umbral de un dispositivo con el cambio de las condiciones de estrés aplicadas al mismo. Puede observarse que, cuando las condiciones de estrés aumentan, la degradación también aumenta y que, cuando estas condiciones se relajan, hay un rápido efecto de recuperación. Tal como se ilustra en la figura, incluso si el periodo de recuperación fuese infinitamente largo, la recuperación no llegaría a ser total y, a largo plazo, siempre una parte de la degradación sería permanente. Un comentario adicional sobre el mecanismo de recuperación del BTI sería decir que aún en la actualidad no existe un consenso sobre si la recuperación del fenómeno llega a ser total si se deja el dispositivo en reposo un tiempo extremadamente largo, o existe una degradación que permanece constante [92], pero lo cierto es que la mayoría de los autores se alinean con la existencia de una degradación permanente. En términos históricos, el BTI fue descrito por primera vez por Miura y Matukara en 1966 [11] y también poco después por Goetzberger, Murray y Nigh [93], pero no fue considerado como uno de los mecanismos principales de degradación hasta la llegada de los nodos tecnológicos menores a 100nm donde apenas se reducía la tensión aplicada, pero se escalaba mucho el grosor del óxido. En esta situación el campo en el óxido de puerta aumentaba muchísimo, convirtiéndose el BTI en un mecanismo de degradación dominante. Desde la aparición del BTI, son distintos los modelos que han tratado de explicar este fenómeno. Al principio, se consideraba que el mecanismo dominante del NBTI era que en la interfaz del dieléctrico con el sustrato se rompían enlaces Si-H generándose cargas móviles que, por difusión, penetraban en el interior del óxido. Por este motivo, los modelos con mayor aceptación eran los modelos de reacción-difusión, reaction-diffusion o RD [15], [74], [80], [82], [94]. Estos modelos trataban de establecer una relación de la degradación a lo largo del tiempo con el campo eléctrico aplicado y con la temperatura, basado en la creación de estados de interfaz. Una mejora a este modelo Figura 2-5. Ilustración cualitativa del comportamiento de la degradación por BTI frente a una señal con condiciones de estrés que cambian en el tiempo.
25 aceleración más avanzados como el scattering electrón-electrón, pudiendo destacarse en este sentido modelos como el energy driven model (EDM) [121]–[123]. Otro aspecto que fue incluido en estudios más recientes fue el hecho de considerar simultáneamente la degradación por HCI conjuntamente con el BTI, especialmente a altas temperaturas. Esto fue debido, como se ha comentado, a que todo parecía indicar que la degradación por HCI a tensiones VGS altas agravaba el fenómeno de BTI. Esto tiene relación con la recuperación observada en los procesos de HCI por algunos autores en la literatura que, siguiendo esta línea de pensamiento, no estarían relacionados realmente con los fenómenos físicos del HCI sino con los procesos correspondientes de BTI [124], [125]. En cualquier caso, un modelado compacto para calcular la degradación a largo plazo, requiere tener en cuenta todos los mecanismos que están implicados en el fenómeno de degradación por HCI. Generalmente, los trabajos enfocados en este sentido utilizan una dependencia de ley potencial como la mostrada a continuación [22], [126], [127]: ∆𝑉𝑡ℎ=𝐴𝐻𝐶𝐼∙𝑡𝑛 EC. 2-3 donde n tiene un valor entre 0.5 y 0.7. La generación de estados de interfaz tiene una dependencia exponencial con el campo eléctrico en el óxido (EOX). Además, el factor AHCI tiene dependencia con el campo eléctrico lateral máximo Elat, la temperatura T y también con la longitud del canal L [22], [105], [126]: 𝐴𝐻𝐶𝐼∝1 √𝐿𝑒(𝛼1∙𝐸𝑂𝑋)∙𝑒(𝛼2 𝐸𝑙𝑎𝑡)∙𝑒(−𝐸𝑎 𝑘𝑇) EC. 2-4 siendo α1 y α2 parámetros dependientes de la tecnología y 𝐸𝑎 la energía de activación. El último paso lo dan estudios como [128], orientados a la escala nanométrica de nodos tecnológicos muy avanzados, que señalan que el impacto de HCI no puede describirse como un valor determinista sino como una distribución estadística. 2.3.3. RTN (Random Telegraph Noise). El ruido aleatorio telegráfico o random telegraph noise [129] se presenta en dispositivos con un alto nivel de escalado (con un grosor de óxido muy fino) como una serie de desviaciones o saltos discretos de tensión o corriente entre varios niveles de señal posible, tal como ilustra de forma cualitativa la Figura 2-7. Estos saltos entre niveles de señal pueden variar tanto en magnitud como en su duración. De hecho, la amplia ventana temporal y las diferentes contribuciones en magnitud de los saltos es lo que ha permitido a los investigadores establecer la relación entre el BTI y el RTN. Históricamente este fenómeno recibe el nombre de random telegraph noise debido a que se ha modelado matemáticamente mediante procesos telegráficos de la teoría de la probabilidad, los cuales, consisten en procesos estocásticos de Markov en tiempo continuo que saltan de manera discontinua entre valores distintos. Este fenómeno se ha estudiado mayormente en electrónica digital donde su impacto es más relevante [130]– [132]. Desde el punto de vista de la degradación, se le podría considerar un efecto transitorio, ya que las variaciones que produce a unas condiciones de operación concretas, parecen oscilar siempre entre los mismos valores (pudiendo considerarse como un ruido
26 y no como una degradación que va en aumento con el tiempo). Desde esta perspectiva no parece tener sentido incluir este efecto en un estudio de degradación a largo plazo. No obstante, algo que si puede ocurrir es que el número de defectos activos aumentase con el tiempo. Esto aumentaría los niveles de distorsión o ruido de la señal y podría considerarse como una degradación. Sin embargo, aunque este enfoque es interesante, su estudio escapa a los objetivos pretendidos en esta tesis. Como se ha comentado, en dispositivos con un alto escalado, el mecanismo que más contribuye a la degradación por BTI es la captura y emisión de carga por la presencia de trampas o defectos en la interfaz del óxido del dispositivo. Se ha visto en el sub-apartado 2.3.2.1 que se proponen modelos para esta componente recuperable del BTI, cuya degradación se debe a la captura de carga en los defectos de la interfaz para unas condiciones dadas y cuyo efecto de recuperación se debe a la liberación de estas cargas cuando las condiciones de operación del dispositivo se relajan o el estrés se suprime totalmente. Del mismo modo, se ha comentado que en la escala nanométrica, estos fenómenos de captura y emisión se observaban como saltos discretos debidos a que en estas dimensiones era posible ver la contribución individual de cada uno de los defectos. En este sentido, el RTN se correspondería con la situación cuasi-estacionaria donde para una condición de operación dada, la probabilidad de que se capturase o se liberase carga en un defecto fuese distinta de 0 y 1. En esta situación y en función de las probabilidades de emisión o captura de la carga en ese defecto, resultaría en que en la señal pertinente se observaría un desplazamiento o salto debido a que la carga se estaría capturando o liberando en ese defecto con una constante de tiempo dada por un valor medio y una dispersión, resultando en el fenómeno de RTN. Dicho de otro modo, la naturaleza del BTI y del RTN es la misma y la percepción de este mecanismo como uno u otro efecto, tiene Figura 2-7. Gráficas ilustrativas del efecto RTN en dispositivos con distinto número de defectos activos.
27 en parte que ver con la forma en que se observe el fenómeno y su interpretación, siendo el RTN un caso particular donde para unas condiciones dadas en una ventana de tiempo determinada es posible observar la captura y emisión de cargas como saltos de señales de tensión o corriente en el dispositivo. Los tiempos de emisión y captura tienen una ventana temporal muy amplia y tienen una importante dependencia con las condiciones de estrés y con la temperatura aplicada, tal como ocurre con el BTI. Dicho de otro modo, mientras que la componente recuperable de BTI es la degradación que se produce debido a la captura progresiva de muchos defectos en una situación de no equilibrio, esto es, defectos que para esas condiciones de operación son capturados, pero no se liberarán (a menos que se relajen las condiciones de estrés), el RTN es la situación cuasi-estacionaria de los defectos que para unas condiciones de operación dadas y una ventana de tiempo determinada están capturando y emitiendo carga con una probabilidad dada o unos tiempos de captura y emisión que pueden ser caracterizados. Esta interpretación es la que fue llevando a la aparición de trabajos que pretendían unificar el modelo de ambos efectos y certificar que provenían de la misma naturaleza física [2], [133]. De hecho, los desplazamientos que se observan en las señales de tensión o corriente de los dispositivos, no se deben sino a una variación de los parámetros eléctricos del dispositivo debido a la captura de carga. Como en el caso del BTI, dicha degradación puede atribuirse de forma concreta a una variación de la tensión umbral de los dispositivos. Dependiendo del dispositivo (parámetros tecnológicos, dimensiones, PMOS o NMOS, etc.) y de las condiciones de operación (tensiones aplicadas, temperatura), el número de defectos que se encontrarán en esta situación de cuasi-equilibrio y que provocarán el RTN puede variar, siendo la naturaleza de los defectos que existen en cada dispositivo estocástica. Es decir, al igual que ocurría con el BTI, dos dispositivos de idéntico diseño incluso con ausencia de mismatch y trabajando a las mismas condiciones de operación, pueden mostrar distintos comportamientos de RTN, por lo que la caracterización de dicho defecto para una tecnología, dispositivos y condiciones dadas, requerirá de un estudio estadístico que atienda a su naturaleza, tal como es el caso de [134] o [135]. A modo ilustrativo, en la Figura 2-7 se muestran también tres posibles ejemplos de representación para señales que tengan RTN debido a un defecto (dos niveles de señal), dos defectos (4 niveles de señal) y tres defectos (8 niveles de señal). 2.4. Revisión de modelos compactos de degradación de circuitos. 2.4.1. Consideraciones generales. Los primeros modelos presentados en la literatura se centraban más en tratar de entender la física detrás de los efectos relacionados con el aging que en tratar de encontrar un modelo compacto y de uso eficiente para herramientas de simulación de circuitos. Para que un modelo sea práctico, es primordial no sólo que sea capaz de calcular la degradación de forma suficientemente precisa, sino que debe hacerlo de forma computacionalmente eficiente de cara a su integración dentro de un simulador de fiabilidad o de una herramienta de evaluación de la variabilidad. Para ello, es importante que el modelo presente dependencias con los parámetros de los dispositivos y con las condiciones de operación de los circuitos, tales como las dimensiones del dispositivo y
28 las tensiones aplicadas a los terminales de los mismos. Por último, desde el punto de vista de la parametrización del modelo, es también fundamental que su caracterización, ajuste y evaluación en el laboratorio pueda hacerse de forma eficiente y práctica. Por consiguiente, a la hora de abordar el modelado compacto de la degradación por envejecimiento deben tenerse en cuenta dos enfoques complementarios. Por un lado, será necesario establecer una correspondencia entre la física detrás de los diferentes efectos de degradación y el impacto en los parámetros de los dispositivos que dependan de las condiciones de operación (también llamadas condiciones de estrés) durante el funcionamiento de los mismos. Por otro lado, deberá abordarse la implementación del modelo de degradación para que pueda ser integrado de forma computacionalmente eficiente en herramientas de simulación. En lo concerniente al modelado de los efectos, del apartado anterior puede extraerse que el impacto que produce la degradación por BTI y HCI, si bien obedece a fenómenos distintos, en ambos casos produce principalmente una variación de la tensión umbral del transistor y también, un cambio en la movilidad de los portadores. Es por esta razón que muchos modelos compactos tratan de forma unificada la degradación de BTI y HCI como una variación de estos parámetros. Existen estudios como [65] y [66] donde se varían múltiples parámetros de un modelo de transistor para ajustarlo a las medidas de degradación realizadas. Por ejemplo, en [65] se utiliza la herramienta software AURORA [136] con el fin de ajustar diferentes parámetros del modelo BSIM4 a los transistores degradados, observándose que el mejor ajuste ocurre cuando se modifican 12 parámetros, diez más además de la tensión umbral y la movilidad. No obstante, a lo largo del mismo trabajo se concluye que una solución equivalente lo suficientemente precisa puede obtenerse variando sólo los valores de la tensión umbral y la movilidad. Esto es importante porque conseguir suficiente precisión empleando un número reducido de parámetros simplifica la complejidad del modelo y facilita su implementación y uso práctico. En este sentido, dependiendo del objetivo del estudio, dispositivos, tecnología, condiciones, etc., a veces incluso resulta suficientemente preciso emplear como único parámetro la variación de la tensión umbral, considerándose mínima o despreciable la variación de la movilidad. Por lo que respecta a la integración de los modelos dentro de un simulador, existen esencialmente dos tendencias, cada una con sus ventajas e inconvenientes [137]–[140]. La primera de ellas sería la inclusión de la variación de los parámetros del circuito como una modificación de los ficheros internos del modelo empleado, esto es, la carta del modelo o en inglés, la model card. La segunda sería el empleo de un sub-circuito que añada a los dispositivos una serie de elementos que permitan incluir la degradación equivalente al dispositivo. Para esta segunda solución, aunque existen distintas propuestas, éstas suelen coincidir en el uso de dos fuentes adicionales, una fuente de tensión en la puerta del terminal buscando la equivalencia a modificar la tensión umbral y una fuente de corriente entre los terminales de drenador y fuente que busca la equivalencia en modificar el valor de la movilidad del dispositivo, tal como se ilustra en la Figura 2-8.
29 Modificar individualmente los scripts del modelo (la model card), para cada dispositivo envejecido en unas condiciones dadas, tiene la ventaja de poder ajustar directamente y con libertad cualquiera de los parámetros propios del modelo, lo que permite mantener las dependencias internas del mismo en los parámetros modificados si así se desea. Por ejemplo, la primera diferencia entre ambas soluciones es que dependiendo de cómo se modifique la model card, se puede hacer, o no, que las variaciones introducidas a la tensión umbral o movilidad afecten a su vez de forma indirecta a otros parámetros dada la complejidad y las diferentes capas del modelo. Sin embargo, con la introducción de las fuentes en el sub-circuito, la modificación se limita a un “desplazamiento lateral en el ejex” de la curva para la variación en la tensión umbral (fuente de tensión agregada al terminal de puerta que modifica la tensión umbral del dispositivo) y una adaptación de la pendiente de la curva de corriente (fuente de corriente entre los terminales de fuente y drenador que introduce la variación en la movilidad) del transistor. Desde este punto de vista, comparado con adaptar la model card del modelo, la solución del sub-circuito proporciona una solución más simple y comprensible para los diseñadores de circuitos que no estén familiarizados con las dependencias del modelo a bajo nivel. Por otro lado, la principal desventaja de uso de los sub-circuitos, es la inclusión de nuevos elementos a la netlist original por cada transistor que tenga el circuito. Dependiendo del sub-circuito utilizado se añadirán un considerable número de nodos adicionales, lo que puede llegar a ralentizar significativamente el cálculo de la simulación eléctrica. Hay otro tipo de limitaciones adicionales, como, por ejemplo, que no se puede evaluar con un subcircuito la degradación asimétrica del efecto de hot carrier, aunque normalmente, esto tampoco supondrá un aspecto significativo para la operación normal de la mayoría de los circuitos. Un aspecto que puede ser determinante para optar por una u otra solución en la implementación, es la elección de los parámetros del modelo y la forma en que éstos se estén caracterizando en el laboratorio. Por ejemplo, si la caracterización del laboratorio Figura 2-8. Posibilidades de implementación para la integración de los modelos en los circuitos.
30 se basa en la extracción de parámetros que se encuentran directamente en la carta del modelo, la mejor opción puede ser cambiar directamente la model card. Si no es así, pero los parámetros pueden implementarse como elementos adicionales de un sub-circuito, parece lógico escoger esta solución. En definitiva, en relación al modelado de los defectos es importante optimizar el compromiso entre el número de parámetros eléctricos utilizados y la precisión alcanzada. La elección de estos parámetros en relación a aspectos como si éstos se encuentran en la carta del modelo, si pueden ser incluidos como elementos en un sub-circuito, etc., puede determinar la forma más eficiente de llevar a cabo la implementación. 2.4.2. Tipos de Modelos. En la literatura, existen multitud de modelos y diferentes formas de clasificarlos. Algunos modelos se orientan al estudio físico y se centran en la fenomenología detrás de los dispositivos, pero pueden ser poco manejables o eficientes en términos de integración. Otros se orientan más a métodos empíricos, centrándose en el ajuste de parámetros y dependencias, sin preocuparse de la física detrás de los dispositivos. También existe una gran variedad en lo que se refiere a la complejidad. Existen modelos muy simples que se utilizan para realizar cálculos manuales que sirven para una primera estimación de la degradación y modelos más complejos que requieren de su integración en herramientas software. No obstante, no todos los modelos usados por las herramientas exigen cálculos complejos. Por ejemplo, los métodos tabulares, basados en look-up tables, demandan principalmente memoria y un pre-procesado de los datos y las condiciones. En general, dentro de toda tipología, dependiendo de la naturaleza de los fenómenos físicos en los que se base, la complejidad, la caracterización, la eficiencia computacional, la manejabilidad para los diseñadores, etc., se dispondrán de modelos más o menos precisos y eficientes. En este sentido, aunque existen otras clasificaciones o tipos, los modelos más destacables de la literatura se han agrupado en modelos analíticos o predictivos y modelos semi-empíricos. En términos generales, los modelos analíticos o predictivos se desarrollan mediante el estudio de dispositivos y sus dependencias para una tecnología concreta, llevando a cabo medidas experimentales. Posteriormente son extrapolados a otras tecnologías o nodos tecnológicos para su utilización. Como dicho modelo extrapolado no se ajusta posteriormente mediante medidas experimentales en esa nueva tecnología, el comportamiento calculado consiste en una estimación o predicción de cómo se espera que se comporten los efectos de degradación en esa tecnología. Por eso reciben el nombre de modelos predictivos. Quizá el modelo predictivo más utilizado en la literatura ha sido el PTM (Predictive Technology model) propuesto por el grupo de investigación Nanoscale Integration and Modeling (NIMO) de la Universidad del Estado de Arizona (ASU) [77], [141]–[143]. El propio grupo de investigación ha ofrecido sus ficheros compatibles para la integración en simuladores eléctricos, basados en dicho modelo para diferentes estructuras de transistor y escalado. El modelo para NBTI modela la degradación como una variación de la tensión umbral e incluye tanto un mecanismo de degradación como un mecanismo de recuperación, por lo que es válido tanto para unas
31 condiciones estáticas como dinámicas (para una señal pulsada con un determinado ciclo de trabajo). Por otro lado, el impacto del HCI se modelaría como una degradación de la tensión umbral y de la movilidad sin efectos de recuperación. Por su parte, los modelos semi-empíricos o semi-físicos reciben dicha denominación precisamente porque pretenden establecer una relación de compromiso entre ambos enfoques. Por un lado, tratan de basarse en parámetros utilizados por los diseñadores y tienen virtudes en términos de integración y eficiencia computacional, pero al mismo tiempo, tratan de basarse en los fenómenos físicos conocidos, ya que, cuanto más se tenga en cuenta la naturaleza de los fenómenos modelados más preciso podrá ser el modelo al representar diferentes condiciones. En cualquier caso, las ecuaciones o curvas del modelo desarrollado deben posteriormente ajustarse mediante un proceso de medidas y caracterización en silicio para cada una de las tecnologías en las que se pretenda utilizar. Esto supone a la vez la principal ventaja y el principal inconveniente de estos modelos, ya que, por un lado, al no existir una extrapolación de una tecnología a otra, sino que el ajuste se realiza sobre medidas experimentales, suele resultar, si el diseño de experimentos para la caracterización es el adecuado, en unos modelos muy precisos. Por otro lado, si no existe una caracterización previa del modelo en cuestión para una tecnología concreta, será necesario llevar a cabo todo el proceso de diseño, fabricación, medida y caracterización de dispositivos de dicha tecnología, con los costes en términos económicos y temporales que esto conlleva. Un aspecto esencial a tener en cuenta en lo que se refiere a la caracterización de los fenómenos de degradación por envejecimiento usando modelos semi-empíricos es que no es posible emplear condiciones de operación nominales en los mismos, ya que no resulta realista ni práctico tener que esperar durante años para poder caracterizar dichos fenómenos. La práctica habitual en este sentido es aumentar los valores de las tensiones/corrientes de operación y la temperatura aplicada a los dispositivos durante estos experimentos, de forma que los mecanismos de degradación se aceleren. A este tipo de técnicas y forma de proceder, se le conoce como la aplicación de técnicas de estrés acelerado o sobre-estrés. De forma particular, en este trabajo, se denominarán condiciones de estrés, stress conditions o SC, a las condiciones de temperatura, tensión y/o corriente a las que esté operando un circuito o un dispositivo, se encuentren éstas por encima de sus valores nominales de operación o no. Cuando las condiciones de estrés aplicadas estén por encima de los valores nominales de la tecnología diremos que se está aplicando un sobre-estrés. La mayoría de los modelos semi-empíricos de degradación incluyen los efectos de BTI, HCI y/o TDDB, siendo común encontrar modelos compactos que unifican la degradación conjunta de los efectos de BTI y HCI. Respecto a los parámetros comúnmente utilizados por estos modelos, suelen modelar el impacto de la degradación como variaciones de los parámetros eléctricos de los dispositivos. Particularmente, la mayoría se centra en la variación de la tensión umbral y, en ocasiones, también en la variación de la movilidad (o equivalentemente de la corriente de drenador).
32 2.4.3. Revisión de modelos integrados en simuladores: estado del arte. El objetivo de este apartado es realizar una revisión de las diferentes soluciones presentes en el estado del arte antes de pasar a presentar la solución propuesta en esta tesis. En este sentido, existen en la literatura multitud de aproximaciones, siendo los modelos semiempíricos los que más se han empleado en herramientas de simulación de fiabilidad de circuitos. Algunos modelos consideran sólo uno de los fenómenos, bien BTI [97], [144] o bien HCI [22], [105]. Otros tratan de tener en cuenta todos los fenómenos, pero lo hacen de forma aditiva, calculando la contribución de cada uno de los mecanismos de manera independiente [108], [145], mientras que algunos modelos compactos, tratan de integrar en un modelo único ambos fenómenos. En términos generales, los modelos más utilizados se han centrado en incluir la degradación por los fenómenos de BTI y HCI, aunque es posible también encontrar modelos que incluyen el fenómeno de la TDDB. A continuación, se comentarán a modo de ejemplo algunas contribuciones particulares de estos modelos. Como ejemplo de partida, trabajos como los realizados [60], [114], [146], [147] son representativos de la mayoría de trabajos que están presentes en la literatura. En dichas contribuciones, se modelan los efectos de BTI y HCI integrando las correspondientes fuentes de degradación con un sub-circuito. La inclusión de la variación de tensión umbral se lleva a cabo empleando una fuente de tensión en el terminal de puerta de los transistores, mientras que, para la variación de la corriente de drenador o el cambio en la movilidad de los portadores, se emplea una fuente de corriente entre los terminales de drenador y fuente. Este sub-circuito, que es el más ampliamente empleado en la literatura, se representa en la parte derecha de la Figura 2-8. El valor de las contribuciones incluidas en las fuentes de tensión y corriente también se calcula realizando una serie de suposiciones que son ampliamente utilizadas en la literatura. Por un lado, asume que la variación de la tensión umbral vendrá determinada de forma aditiva por una contribución de BTI (PBTI o NBTI, ya que utiliza una tecnología basada en high-k donde el PBTI debe considerarse) y otra de HCI. Sin embargo, se considera que la variación de la movilidad sólo vendrá determinada por una contribución debida al HCI. Por su parte, para cada una de las contribuciones individuales de los efectos de BTI y HCI emplea nuevamente expresiones de los modelos semi-empíricos más utilizados en la literatura. Para el cálculo de la contribución al daño por BTI, la expresión utilizada se corresponde de forma genérica con: ∆𝑉𝑡ℎ=𝑓𝑆𝐶(𝑉𝐺𝑆,𝑇,𝑊,𝐿)𝑡𝑛𝑒−𝐸𝑎 𝑘𝑇 EC. 2-5 También expresada de forma genérica, la expresión para el HCI sería de la forma: ∆𝜇/∆𝐼𝑑=𝑓𝑆𝐶(𝑉𝐷𝑆,𝑇,𝑊,𝐿)𝑡𝑛𝑒−𝐸𝑎 𝑘𝑇 EC. 2-6 donde t se refiere al intervalo temporal de degradación. La dependencia con la temperatura sigue la ley de Arrhenius. 𝑓𝑆𝐶 es una función que incluye los parámetros en relación a las condiciones de estrés aplicadas, como pueden ser las tensiones, corrientes o la temperatura y también parámetros de los dispositivos como las dimensiones.
33 Los modelos semi-empíricos empleados para calcular el daño por BTI y HCI, pese a que son modelos ampliamente utilizados, pueden tener ciertas imprecisiones debido a que se realizan demasiadas simplificaciones. Por ejemplo, está aceptado que la contribución al daño por BTI se ve afectada por la presencia de HCI, o lo que es equivalente, el BTI tiene una dependencia con VDS que la expresión utilizada no refleja. Para solventar esto, en [146], cuando se integra la dependencia de la tensión umbral en el sub-circuito, se hace depender también dicha variación del daño por HCI conductivo, por lo que indirectamente se le incluye una dependencia a dicho daño con VDS, lo cual, podría solucionar el problema a nivel de implementación. De forma similar la expresión utilizada para calcular el daño por HCI muestra sólo dependencia con VDS estando, sin embargo, aceptado que HCI tiene también una dependencia con VGS debido a que esta tensión fija el punto de pinzamiento del canal (con VDSAT). Sin embargo, esta implementación indirecta de las relaciones requeriría ajustar los modelos en dos pasos, lo cual puede ser ineficiente. Otro aspecto a señalar de las soluciones adoptadas en [60], [114], [146], [147], es que los modelos empleados utilizan mecanismos de estimación de la degradación para unas condiciones fijas que no tienen en cuenta los mecanismos de recuperación del BTI. Para distintos intervalos temporales, donde las condiciones de estrés de los dispositivos cambian, la degradación total se calcula de forma aditiva considerando los diferentes intervalos. Este hecho por sí mismo no es incorrecto; sin embargo, al no estar teniéndose en cuenta los mecanismos de recuperación del BTI, el cambio de las condiciones de estrés y su impacto a lo largo del tiempo no se está considerando adecuadamente, lo cual puede generar problemas de precisión. Los trabajos presentados en [65], [148], presentan un sub-circuito equivalente como el mostrado en Figura 2-9, que utiliza diodos y el fenómeno de la carga y descarga del condensador, para emular los efectos de recuperación del BTI. Concretamente, está orientado a emular de forma discreta la carga y descarga de los diferentes defectos cuando dicha componente de recuperación se observa en la escala nanométrica. Para unas determinadas condiciones de tensión y temperatura, cada defecto tiene sus propias propiedades en lo que se refiere a la captura y emisión de carga (emulada con los diodos) Figura 2-9.Sub-circuito empleado para emular los procesos de degradación por BTI mediante la carga y descarga de los defectos presentes en el dispositivo.
34 y a la contribución a la degradación (cuyo valor difiere según el condensador empleado con tal fin). Si bien esta aproximación es interesante para emular la carga y descarga de los defectos en la escala nanométrica debido al BTI, la complejidad en la implementación la hace inviable para calcular la degradación a largo plazo en términos de coste computacional. Tanto en [61], como en [104] y [22], presentan una propuesta con un modelo de transistor para el cálculo de degradación cuya implementación está basada en el sub-circuito mostrado en la Figura 2-10, que incorpora algunos elementos adicionales. Además de la fuente de tensión a la entrada del terminal de puerta y de la fuente de corriente entre drenador y fuente, este sub-circuito incluye una fuente adicional para implementar la variación en la conductancia de salida debida a la degradación. Adicionalmente, como muestra dicha figura, pueden emplearse resistencias entre los terminales de puerta y drenador y entre los terminales de puerta y fuente, para representar el aumento de la corriente de puerta debido al impacto de la ruptura dieléctrica suave [149]. Alternativamente, y con el mismo fin, en dicha solución se apunta que pueden emplearse dos fuentes de corrientes en lugar de las resistencias. La estrategia que adoptan las soluciones previamente mencionadas ([22], [61], [104]) es ajustar la variación de la tensión umbral y de la movilidad en función del número de trampas generadas en la interfaz del aislante con el sustrato y de las trampas en el óxido, mientras que la degradación de la conductancia de salida la ajustan, a su vez, como dependiente de la variación de la tensión umbral. La contribución del BTI la calculan basándose en [19] y la del efecto HCI en trabajos como [105], [116] . Si bien, la propuesta realizada en estos trabajos, aporta un modelado más complejo y tiene en cuenta un mayor número de factores y dependencias, sigue compartiendo algunas de las desventajas de los trabajos anteriormente mencionados. Por ejemplo, la degradación combinada debido al impacto de HCI y BTI, si bien puede adaptarse para calcularse a tramos con diferentes condiciones de estrés, sigue sin tener en cuenta los efectos de recuperación del BTI, sin considerar cómo esto puede variar las condiciones de degradación y, por tanto, la propia degradación del circuito a lo largo del tiempo. Además, el propio modelado en sí, sigue basándose en considerar la naturaleza del aging de forma determinista, tomando, por ejemplo, como Figura 2-10. Propuesta de sub-circuito mostrada en [61], [104] y [22].
41 representado gráficamente la dependencia de los tiempos de emisión y captura con la temperatura. En dicha gráfica, se muestra como varían estos valores (en escala logarítmica) en función de la temperatura tanto en un defecto presente en un dispositivo PMOS como NMOS, y cuyos tiempos de captura y emisión en cada caso, y sin pérdida de generalidad, se han tomado como los valores promedios de la distribución mostrada en la Tabla 2-1. La conclusión a la que se puede llegar observando la gráfica es que las dinámicas de los defectos se ven aceleradas conforme aumenta la temperatura, lo cual es el resultado esperado. No obstante, se puede pensar que, si los tiempos de emisión son también acelerados, no debería observarse una mayor degradación en los dispositivos con el aumento de temperatura, como ocurre con las medidas experimentales. Para entender este hecho es apropiado realizar dos consideraciones. La primera de ellas consiste en que el aumento o no de la degradación dependerá de la tasa en la que se aceleren tanto los tiempos de captura como de emisión y, por tanto, de la propia tasa de degradación. Es decir, en lo que se refiere a la parte recuperable del modelo, la degradación aumentará con la temperatura a largo plazo siempre que los tiempos de captura se reduzcan en mayor medida que los de emisión. Por otro lado, incluso si este no es el caso, la segunda consideración es que no se debe olvidar, que la componente recuperable es solo una parte de la contribución al daño o degradación, pero que el efecto conjunto observado incluirá también el daño permanente, donde no hay efecto de recuperación y donde, como se verá posteriormente, la temperatura, en todo caso, aumenta la degradación. Abordando a continuación la dependencia con la tensión, se ha comentado que un incremento de la tensión aplicada en el terminal de puerta aumentará el campo vertical en el canal del transistor, el cual favorecerá que se produzca el atrapamiento de carga y, por tanto, un aumento de la degradación. Desde la perspectiva del modelo, un aumento de la tensión de puerta con el consecuente aumento del campo eléctrico vertical, directamente perpendicular a la interfaz del óxido, favorecerá el atrapamiento de carga en la interfaz o el óxido, mientras que, al mismo tiempo, dificulta que la carga sea liberada o emitida. Figura 2-12. Dependencia con la temperatura de los tiempos de captura y emisión en dispositivos PMOS y NMOS.
42 Esto se traduce en una disminución de los tiempos de captura y un aumento de los tiempos de emisión que dan lugar a la degradación. En relación a la influencia de la tensión aplicada en el drenador, ésta daría lugar a la aparición del fenómeno de HCI y a que se produjera un impacto combinado de ambos fenómenos. El resultado de aplicar tensión a dicho terminal es un aumento del campo vertical alrededor de la zona del drenador, lo que aceleraría las cargas en el canal porque aumentaría el campo horizontal a lo largo del mismo. Esto dificultaría la captura de carga a lo largo de la interfaz del óxido por lo que se apreciará un aumento de los tiempos de captura en presencia de tensión aplicada en el drenador. No obstante, es cierto que la influencia de dicha tensión en los tiempos de captura es muy inferior a la de la tensión aplicada en el terminal de puerta. Respecto a la emisión de carga, ésta se ve dificultada porque en la región del drenador seguirá habiendo un campo vertical que las empuja en la dirección del aislante, dando como resultado conjunto, un aumento de los tiempos de emisión. Específicamente, las dependencias de los tiempos de emisión y captura con las tensiones aplicadas en los terminales de puerta y drenador utilizadas en el modelo, se muestran en las siguientes expresiones: 𝜏𝑐′=𝜏𝑐0∙( 𝑉𝐺𝐵 𝑉𝐺𝐵𝑟𝑒𝑓)𝛽𝑐∙𝑒𝛾𝑐(𝑉𝐷𝐵−𝑉𝐷𝐵𝑟𝑒𝑓) EC. 2-10 𝜏𝑒′=𝜏𝑒0∙𝑒𝛽𝑒(𝑉𝐺𝐵−𝑉𝐺𝐵𝑟𝑒𝑓)∙𝑒𝛾𝑒(𝑉𝐷𝐵−𝑉𝐷𝐵𝑟𝑒𝑓) EC. 2- 11 donde VGBref y VDBref indican los valores de las tensiones de referencia utilizadas (para este caso concreto se corresponden con VGBref = 1.2V y VDBref = 0V), y 𝜏𝑐0 y 𝜏𝑒0 son los tiempos de captura y emisión caracterizados por defecto a esta tensión. El resto de parámetros deben caracterizarse experimentalmente para la tecnología. De forma parecida a como se ha procedido con la temperatura, la Figura 2-13 y la Figura 2-14 muestran respectivamente para el caso de un defecto de un dispositivos PMOS y otro defecto NMOS, la dependencia con las tensiones 𝑉𝐺𝐵 y 𝑉𝐷𝐵 de sus tiempos de captura y Figura 2-13. Dependencia con las tensiones 𝑉𝐺𝐵 y 𝑉𝐷𝐵 de los tiempos de captura y emisión en dispositivos PMOS.
43 emisión, considerando que éstos coinciden con los valores promedios mostrados en la parametrización de la Tabla 2-1. A simple vista, como era de esperar, puede notarse que la dependencia más relevante es la de los tiempos de captura con la tensión aplicada a la puerta, que como puede verse se modela mediante una ley potencial (el eje y está representado en escala logarítmica). Nótese que cuando no se aplican tensiones en este terminal no se producirá la captura de defectos. Por su parte, el resto de dependencias (de los tiempos de captura con la tensión aplicada en el drenador y de los tiempos de emisión con las tensiones de puerta y drenador) siguen una tendencia exponencial. En la Tabla 2-2 se muestran los valores provisionales de parametrización que han sido utilizados en el modelo en el momento de elaboración de esta tesis, para establecer las dependencias de los tiempos de emisión y captura con las tensiones aplicadas a los terminales. En este punto, se tendrían caracterizados los tiempos de captura y emisión, o más concretamente, en referencia al modelo, la función de distribución de defectos (Ddefect) y su dependencia con las condiciones de estrés, esto es, con las tensiones aplicadas y la temperatura. El siguiente paso, es explicar cómo el modelo hace uso de toda esta información para calcular la degradación en un dispositivo. Básicamente, el procedimiento consiste en calcular la probabilidad de que los defectos presentes en un dispositivo para unas condiciones de estrés dadas, hayan o no capturado carga, o, dicho Figura 2-14. Dependencia con las tensiones 𝑉𝐺𝐵 y 𝑉𝐷𝐵 de los tiempos de captura y emisión en dispositivos NMOS. Tabla 2-2. Parametrización actual de las dependencias de la parte recuperable del modelo con la tensión. 𝑬𝒂𝝉𝒄 𝑬𝒂𝝉𝒆 𝜷𝒄 𝜷𝒆 𝜸𝒄 𝜸𝒆 0.32 0.23 -8.84 3.43 5.52 3.54
44 con otras palabras, que estos defectos se encuentren o no ocupados. Específicamente, dado un intervalo de tiempo Δt, en que el dispositivo ha estado sometido a unas condiciones de estrés concretas, para un defecto definido por la tupla 𝜏𝑐’ y 𝜏𝑒’, calculados en el espacio 𝜏𝑐-𝜏𝑒 donde se ha definido la Ddefect y cuyos valores se han calculado según las condiciones de tensión y temperatura, las probabilidades de emisión y de captura de carga en dicho intervalo para dicho defecto viene determinada por: 𝑝𝑒=∆𝑡 𝜏𝑒′ EC. 2-12 𝑝𝑐=∆𝑡 𝜏𝑐′ EC. 2-13 Siguiendo estas expresiones, es posible calcular la probabilidad de ocupación de cada defecto definido en el espacio 𝜏𝑐-𝜏𝑒, el cual será definido en este trabajo como función de probabilidad de ocupación, probabilidad de ocupación o pocc(𝜏𝑐, 𝜏𝑒). Para llevar a cabo la implementación de dicho cálculo puede utilizarse el Algoritmo 1. Nótese que, si pc y/o pe son mayores que 1, durante el intervalo de tiempo Δt, el defecto en cuestión podrá ser capturado y emitido en más de una ocasión. La captura y emisión de defectos en un intervalo de tiempo pude ocurrir un número elevado de veces si 𝜏𝑐’ y 𝜏𝑒’ << Δt, de forma que la probabilidad de ocupación de dicho defecto vendrá determinada por la ratio entre el número de veces que el defecto puede ser capturado y emitido. Si, por el contrario, los valores de pc y pe son menores que 1, la probabilidad de ocupación del defecto vendrá determinada por la probabilidad de que el defecto estuviese cargado y esta carga no se emitiese o liberase en dicho intervalo, más la probabilidad de que no estuviese cargado y se produjera la captura de carga durante dicho intervalo. En la Figura 2-15, se ilustra a modo de ejemplo, la representación gráfica de la probabilidad de ocupación calculada para un transistor que ha operado con las condiciones de estrés constantes de VGB = VDB = 0.7V y T = 25° durante 10000 segundos. Esta gráfica representa, para cada defecto definido por los tiempos 𝜏𝑐 y 𝜏𝑒, si dicho defecto se encuentra cargado (ocupado) cuando se han aplicado unas condiciones de estrés determinadas durante un periodo de tiempo concreto. La interpretación, sin pérdida de generalidad por tratarse de un ejemplo concreto, es la siguiente. Conforme los tiempos de captura son mayores y los tiempos de emisión menores será más probable que el defecto se encuentre desocupado (representados en la figura en la franja azul). Por el contrario, conforme los tiempos de captura sean menores y los de emisión mayores, será Algoritmo 1. Cálculo de la probabilidad de ocupación (pocc) para un defecto definido por sus tiempos de captura y emisión (𝜏𝑐, 𝜏𝑒) en el siguiente instante después de un intervalo ∆𝑡. Entradas (Inputs): poccn(𝜏𝑐, 𝜏𝑒), pc, pe 1: if (pe > 1 || pc > 1) then 2: poccn+1 = pc/( pc+ pe) 3: else 4: poccn+1 = poccn ∙ (1- pe) + (1- poccn) ∙ pc 5: end if 6: return poccn+1(𝜏𝑐, 𝜏𝑒)
45 más probable que el defecto se encuentre ocupado (representados en la figura en la franja roja). Aquellos defectos que se encuentren en un espacio donde la probabilidad de que estén ocupados (o desocupados) no sea ni 0 ni 1, conformarán la banda intermedia. Más adelante en el final del apartado se hará una reflexión adicional sobre los defectos situados en esta banda. El último paso para completar la explicación del modelado de la componente recuperable, consiste en explicar cómo el modelo hace uso de la Ddefect y de la pocc para calcular definitivamente la degradación del dispositivo. En este sentido, además de la información proporcionada por la Ddefect y la pocc, será necesario conocer la dimensión del dispositivo (Anchura, W y largo, L). Por otro lado, al tratarse de un modelo estocástico, será necesario realizar dicho cálculo sobre un determinado número de muestras, para que los resultados estadísticos obtenidos sean lo suficientemente representativos. De forma concreta, el Algoritmo 2 muestra el procedimiento llevado a cabo para calcular la degradación de la tensión umbral empleando un número de muestras Nsamples. Debe tenerse en cuenta que, para cada muestra generada, el número de defectos que coexisten en el transistor es calculado mediante la dependencia que tiene cada tecnología con el área del dispositivo. En el algoritmo mostrado, Ddens representa la densidad de defectos por unidad de área para la tecnología empleada. Inicialmente, dependiendo del tamaño del dispositivo y de la densidad de defectos de la tecnología utilizada, se calculará el número medio de defectos por transistor. Debe tenerse en cuenta en este punto que, si el número de defectos medios calculados es lo suficientemente grande, lo cual ocurrirá generalmente si el dispositivo tiene unas dimensiones relativamente grandes, los valores de dispersión, esto es, las desviaciones estándar serán muy pequeñas, lo que da lugar a una situación que puede tratarse como determinista pese a la naturaleza estocástica del aging. De hecho, esta es la razón de por qué los estudios pasados, generalmente en tecnologías por encima de los nodos tecnológicos de 90nm, utilizaban modelos deterministas y eran capaces de obtener resultados precisos. Volviendo al algoritmo, si definitivamente, el número medio de Figura 2-15. Probabilidad de ocupación de los defectos en el plano (𝜏𝑐, 𝜏𝑒) de un transistor PMOS que ha operado a unas condiciones de estrés de VGB=VDB=0.7V y T=25° durante 10000 segundos.
46 defectos es lo suficientemente alto, la degradación de la tensión umbral se calcula de forma determinista siguiendo la expresión: 𝑑𝑒𝑡𝑉𝑡ℎ=𝐷𝑑𝑒𝑛𝑠∙〈𝜂〉∙∬𝐷𝑑𝑒𝑓𝑒𝑐𝑡(𝜏𝑐,𝜏𝑒)∙𝑝𝑜𝑐𝑐(𝜏𝑐,𝜏𝑒) 𝑑𝜏𝑒𝑑𝜏𝑐 EC. 2-14 Si, por el contrario, el número medio de defectos por dispositivo, requiere de un estudio estadístico, se emplea en primer lugar una función de distribución de Poisson para generar el número de defectos que tendrá cada muestra [1], [167]. Este es el primer elemento de estocasticidad añadido al modelo, ya que dos dispositivos con la misma área no tienen por qué tener el mismo número de defectos. A continuación, se utiliza la información de la Ddefect para generar los tiempos de captura y emisión de cada uno de los defectos del dispositivo y posteriormente, haciendo uso de la pocc se calcula para cada defecto si este se encuentra cargado o descargado. La degradación de la tensión umbral de cada muestra vendrá determinada por la contribución a la degradación de todos los defectos que se encuentran cargados para dicha muestra. El valor de dicha contribución η será diferente para cada defecto y dependerá de las características físicas del defecto como, por ejemplo, su ubicación [165], [168]. En relación al modelo se determina siguiendo una distribución exponencial que es inversamente proporcional al área del dispositivo [1], [3], [169]. El resultado final será un conjunto de Nsamples valores de variaciones de la tensión umbral calculados para un determinado dispositivo operando bajo unas determinadas Algoritmo 2. Cálculo de la componente recuperable de la degradación de la tensión umbral Entradas (Inputs): pocc(𝜏𝑐, 𝜏𝑒), Ddefect(𝜏𝑐, 𝜏𝑒), W, L, Nsamples, Ddens 1: i=0 2: Dmean = Ddens∙W∙L 3: while i< Nsamples do 4: ΔVth(i) = 0 5: if Dmean < DMAX then 6: D=genNumberDefect(Dmean) 7: while j < D do 8: j++ 9: |𝜏𝑐, 𝜏𝑒|=genDefect(Ddefect) 10: P=random 11: if P < pocc(𝜏𝑐, 𝜏𝑒) then 12: ΔVth(i)rec+=genContribution(W∙L) 13: end if 14: end while 15: else 16: ΔVth(i)rec = detVth 17: end if 18: i++ 19: end while 20: return ∆V th rec
47 condiciones. A dicha información de Nsamples se le podrá realizar el estudio estadístico que se desee. Analizada la parte recuperable del modelo, puede entenderse que la solución propuesta puede modelar de forma válida no sólo los fenómenos de degradación debido a la fenomenología del BTI y el HCI, sino que también, debido a la física en la que se basa el modelo, así como a su implementación, éste es válido para explicar el fenómeno de RTN. Recordando la Figura 2-7, el RTN puede entenderse como una situación particular semiestacionaria del mecanismo de atrapamiento y emisión de carga donde, para unas condiciones de estrés dadas, existe una serie de defectos en los dispositivos que tendrán unos tiempos de emisión y captura determinados que, en promedio, hacen que para dichas condiciones los defectos no se encuentren ni cargados ni descargados a lo largo del tiempo, ni que se carguen o se emitan una sola vez, sino que de forma transitoria, estos defectos se cargan y se descargan a lo largo del tiempo para esas condiciones. Pensando en el modelo de la parte recuperable, esta situación se correspondería justamente con aquellos defectos de un dispositivo que dentro del espacio 𝜏𝑐-𝜏𝑒, para unas condiciones de estrés determinadas, tuvieran una probabilidad de ocupación que no fuera ni 0 ni 1. Bajo esta premisa, si se recuerda la Figura 2-15, los defectos que presentarán el comportamiento de RTN serán aquellos defectos situados sobre la franja intermedia de la pocc cuyas probabilidades de captura o emisión son distintas de 0 y 1. Debe tenerse en cuenta que, aunque la pocc cambiará a lo largo del tiempo debido a los cambios en las condiciones de estrés, lo hará progresivamente, por lo que puede considerarse de forma cuasi-estática en el tiempo que, durante un intervalo de tiempo concreto, habrá defectos que se encuentren para dicho intervalo dentro de esta franja intermedia. En este sentido, la evolución de la pocc marcará a su vez la evolución del RTN, porque determinará el número de defectos que para cada intervalo temporal y condiciones de estrés se encontrarán en la franja intermedia. El efecto que el RTN produce sobre el dispositivo sería, por tanto, análogo al producido por la captura y emisión de carga del BTI. El dispositivo variará su tensión umbral en el valor η correspondiente a la contribución del defecto que se carga o descarga, modificando en la señal su valor de corriente o tensión en consecuencia. Los tiempos en los que la señal se encuentre cargada y descargada estarán relacionados según el modelo propuesto en función de los valores 𝜏𝑐 y 𝜏𝑒. En definitiva, la componente recuperable del modelo empleado en esta tesis, basado en una versión actualizada del PDO publicado en [1], permite modelar adecuadamente los efectos debido a los mecanismos de atrapamiento y emisión de carga tales como el RTN y lo que más interesa en este trabajo, el efecto combinado del BTI y HCI. Dicho modelo permite el estudio estadístico de la degradación, al tratarse de un modelo estocástico cercano a la naturaleza real de los fenómenos del aging en la escala nanométrica, incluyendo inherentemente los mecanismos de degradación y recuperación.
48 2.5.3.2. Parte permanente del modelo. El modelo PDO original [1], fue inicialmente concebido para modelar la captura y emisión de carga en los defectos de la interfaz debido al efecto BTI, estableciendo sólo una dependencia con la tensión aplicada en la puerta o, equivalentemente con la caída de tensión 𝑉𝐺𝐵/𝑉𝐵𝐺 o 𝑉𝐺𝑆/𝑉𝑆𝐺 (en el modelo 𝑉𝐵𝑆/𝑉𝐵𝑆=0). En la versión actualizada del modelo PDO mostrada en esta tesis, la componente de daño recuperable del modelo sigue modelando la captura y emisión de carga en los defectos de la interfaz, pero en este caso se incluyó la dependencia con la tensión de drenador o con la caída de tensión 𝑉𝐷𝐵/𝑉𝐷𝐺 o 𝑉𝐷𝑆/𝑉𝐷𝐵. En este sentido, la interpretación física de la componente recuperable del modelo puede entenderse como el modelado de los efectos de captura y emisión de carga en la interfaz del dispositivo debido a la contribución conjunta de los efectos de BTI y HCI, o desde otro punto de vista análogo, a la captura o emisión de carga de los defectos de la interfaz debido al BTI en presencia de HCI. Por otro lado, es ampliamente conocido que las medidas empíricas muestran un daño o degradación no recuperable en los dispositivos. Pensando en la parte recuperable del modelo presentado en el sub-apartado anterior, podría plantearse que el daño permanente observado en las medidas empíricas puede deberse a defectos de la interfaz que en el plano 𝜏𝑐-𝜏𝑒 han sido capturados dentro de la ventana de tiempo experimental, pero tienen un tiempo de emisión tan largo, que incluso relajando al máximo las condiciones de estrés y dando un largo tiempo de reposo no se recuperan, al menos en términos del tiempo de vida útil del dispositivo y circuito al que este pertenece. Dicho de otro modo, se estaría hablando de defectos con un 𝜏𝑐 dentro de la ventana experimental y un 𝜏𝑒 fuera de la misma, por lo que, de cara al observador, los resultados de las medidas reflejarían una degradación que no se recupera o, lo que es lo mismo, daño permanente. Si bien, este planteamiento es razonablemente válido, el problema es que no ha sido posible caracterizar el modelo de la parte recuperable por sí mismo, de forma que se obtengan resultados satisfactorios de cara a reflejar los resultados de las medidas experimentales de daño permanente. La razón es que, dependiendo de la tecnología, las condiciones de estrés y las dimensiones de los dispositivos, aunque la degradación debida a la captura de carga por los defectos en la interfaz puede representar la principal contribución a la degradación, existen otros defectos efectos asociados al daño permanente no recuperable que no pueden ser ignorados. En este sentido, es de esperar que los mecanismos de HCI sean las principales contribuciones al daño permanente, siendo especialmente importantes las contribuciones de los mecanismos CHE y DAHC a causa de las cargas atrapadas en lo profundo del óxido y del efecto avalancha respectivamente. No obstante, del mismo modo que en la parte recuperable del modelo la presencia de HCI influye en la fenomenología del BTI, el BTI debe considerarse de forma conjunta al HCI para determinar la parte permanente. Sobre todo si se tiene en cuenta que los experimentos empíricos realizados en condiciones donde se espera que el impacto del HCI sea nulo o despreciable (en condiciones de estrés donde 𝑉𝐷𝑆≅0) y donde el efecto dominante es el BTI, reflejan cierta degradación permanente.
49 En definitiva, se ha optado por completar la componente recuperable del modelo con una contribución al daño permanente de los dispositivos basada en un modelo semi-empírico determinista que incluye degradación por el impacto conjunto de los defectos HCI y BTI. Antes de presentar dicho modelo, parece conveniente realizar algunos comentarios previos adicionales. En primer lugar, el hecho de que la construcción del modelado completo, se haya desarrollado en una línea temporal en la que en primer lugar se desarrollase la componente recuperable y posteriormente la componente permanente, no significa que esta segunda sea menos importante. Hay que destacar una vez más en este sentido, que la componente de daño permanente es fundamental para que la degradación resultante de ambas contribuciones se corresponda con las medidas experimentales. Es más, la importancia de la componente permanente crece conforme los estudios de variabilidad se realizan para tiempos más largos. De hecho, en líneas generales y dependiendo por supuesto de las condiciones, a largo plazo, la contribución de la parte permanente puede llegar a ser mucho mayor que la de la parte recuperable. En segundo lugar, hay que comentar que tampoco sería válido, para estudios de fiabilidad a largo plazo, ignorar la componente recuperable del modelo. Por un lado, debe tenerse en cuenta que si se emplea por sí solo un modelo semi-empírico determinista, toda fuente de estocasticidad introducida se perdería. Además, una evaluación precisa del daño requerirá conocer de forma precisa, las condiciones de estrés que se están aplicando a lo largo del tiempo sobre los dispositivos. No obstante, debe tenerse en cuenta que, dependiendo del circuito, la propia degradación irá modificando estas condiciones de estrés. Este hecho, conocido como la dependencia o link bidireccional entre el aging y las condiciones de estrés se abordará en detalle en el próximo capítulo cuando se desarrolle la implementación del simulador de fiabilidad utilizado en este trabajo. Lo que es importante considerar aquí, es que debe tenerse en cuenta que la propia evolución de la degradación afectará a cómo cambiarán las condiciones de estrés a lo largo del tiempo y, en este sentido, la parte recuperable del modelo, que incluye, por ejemplo, mecanismos tales como la recuperación del BTI, determinará indirectamente las condiciones de estrés, esto es, los parámetros o variables de entrada que tendrá en cuenta la parte permanente del modelo. Por la misma razón, si bien la parte permanente del modelo no tiene de por sí una componente intrínseca de estocasticidad, la estocasticidad introducida por la parte recuperable del modelo, que afectará indirectamente a las condiciones de estrés (i.e. tensiones aplicadas), provocará que, en conjunto, la evaluación de la parte permanente se vea afectada por esta estocasticidad de forma indirecta. En otras palabras, el modelado conjunto de la parte recuperable y permanente del modelo puede dar lugar a contribuciones de la parte permanente diferentes para dos dispositivos que inicialmente son idénticos y están sometidos a las mismas condiciones, por lo que, desde esta perspectiva, el modelo completo debe considerarse estocástico. La solución presentada es un modelo semi-empírico porque se han incluido diferentes dependencias basadas en la fenomenología, tales como las dependencias con los campos verticales y horizontales, la forma en que la temperatura afecta a los portadores, etc., del mismo modo que lo hacen algunos de los modelos predictivos y semi-empíricos que se
50 han presentado a lo largo del apartado 2.4. El enfoque del modelado se ha realizado desde un punto de vista empírico y muy abierto a la coexistencia de diferentes fenómenos. Una de las principales razones de este enfoque, ha sido que, en sentido práctico y buscando la eficiencia, se ha buscado el modelo que mejor se ajuste no sólo a las medidas experimentales de la parte permanente, sino que mejor resultado completo pueda ofrecer cuando se utiliza de forma conjunta con la componente recuperable del modelo. Respecto a las dependencias introducidas, parece claro que el daño debido al BTI tendrá una fuerte dependencia con la tensión aplicada en la puerta y un aspecto que se ha podido confirmar experimentalmente es que la tensión aplicada en el drenador también afecta al BTI, reduciendo el impacto del mismo. Con estas consideraciones, el modelado de la parte permanente de variación de la tensión umbral debido al BTI utilizado es el siguiente: ∆𝑉𝑡ℎ 𝐵𝑇𝐼(𝑉𝐺𝑆,𝑉𝐷𝑆)=𝐴∙𝑒𝑎𝑉𝐺𝑆∙𝑒𝑏𝑉𝐷𝑆 =𝐴𝑒(𝑎𝑉𝐺𝑆−𝑏𝑉𝐷𝑆) EC. 2-15 donde 𝐴, 𝑎 y 𝑏 son parámetros que deben ajustarse empíricamente. Por su parte, el modelado de la parte permanente de variación de la tensión umbral debido al HCI utilizado es el siguiente: ∆𝑉𝑡ℎ 𝐻𝐶𝐼(𝑉𝐺𝑆,𝑉𝐷𝑆,𝐿)=𝐶∙𝑒𝑑(𝑉𝐺𝑆−𝑉𝑡ℎ)∙𝑒 −𝑐 (𝑉𝐷𝑆)∙𝑒−𝑓𝐿 EC. 2-16 donde 𝐶, 𝑐, 𝑑 y 𝑓 son parámetros que deben ajustarse empíricamente. La principal contribución del HCI, viene determinada por la influencia del campo horizontal presente en el canal que viene determinado por la tensión aplicada en el drenador (o entre el drenador y la fuente) de forma que, en definitiva, el término utilizado para la misma es: 𝑒−𝑐 (𝑉𝐷𝑆) EC. 2-17 Se ha considerado oportuno añadir un grado de libertad a la dependencia del HCI con el campo horizontal, que se relaciona con la 𝑉𝐺𝑆 aplicada, lo que, desde la perspectiva fenomenológica, se relaciona con la presencia de BTI. Además, el impacto del HCI estará influenciado por el punto del pinzamiento del canal que viene determinado por 𝑉𝐷𝑆𝐴𝑇= 𝑉𝐺𝑆−𝑉𝑡ℎ. Por todas estas razones, se ha incluido la dependencia: 𝑒𝑑(𝑉𝐺𝑆−𝑉𝑡ℎ) EC. 2-18 Por último, es fundamental modelar la dependencia del HCI con la longitud de canal 𝐿. Si bien alguno estudios como [104] apuntan a una dependencia del tipo ∝1 √𝐿, en la propuesta presentada en este trabajo, esta dependencia se ha ajustado de la forma: 𝑒−𝑓𝐿 EC. 2-19 Por otro lado, continuando con las dependencias con las condiciones de estrés, en este caso, con la temperatura, es comúnmente aceptado que, la dependencia de ambos efectos con la misma sigue una distribución de la forma 𝑒−𝑝/𝑇, por lo se ha optado por añadir a los efectos las dependencias mostradas a continuación:
57 vida, sino que, contrariamente, estas condiciones cambiarán debido a la fuerte relación que existe entre la propia degradación y las condiciones de estrés [61], [170], [171]. En este sentido, especialmente los circuitos analógicos tendrán por lo general patrones de condiciones de estrés complejos que cambiarán la polarización del circuito debido a la degradación, ya que, por ejemplo, un solo cambio en la tensión umbral de un dispositivo puede variar la polarización de todo el circuito, lo que puede resultar a su vez en un impacto en sus prestaciones. Este fuerte enlace, realimentación o link bidireccional entre las condiciones de estrés y la degradación es un problema que debe ser considerado para evitar que surjan importantes pérdidas de precisión durante el proceso de extrapolación del aging. Tal como se muestra en el flujo básico de simulación de fiabilidad de la Figura 3-1, durante todo el tiempo que dura la extrapolación, se está suponiendo que las condiciones de estrés son constantes (las mismas que se extrajeron en el primer análisis transitorio). Esto querría decir que la evolución de las tensiones en todos los nodos del circuito y, por tanto, la que se aplica en los terminales de cada dispositivo, no cambian a lo largo del tiempo. Por ejemplo, en todos los nodos en los que se tuviera una señal constante en DC, se estaría asumiendo que dicha señal mantendría exactamente el mismo valor durante todo el tiempo de vida del circuito. Si por el contrario se tratara de una señal AC con una forma de onda determinada, por ejemplo, una señal sinusoidal, ésta no vería modificada su amplitud, su offset ni su frecuencia. Asumir que esta circunstancia se dará de forma general en todo caso, no es cierto en absoluto. Para ilustrar este hecho con un ejemplo sencillo, se muestra en la Figura 3-2 un espejo de corriente simple PMOS al que se le está forzando el paso de una corriente constante. Si el transistor de entrada M1 se degrada y, como consecuencia, su valor de tensión umbral Circuito Fresco Cálculo de las condiciones de estrés y de la degradación Resultados del Circuito Envejecido Extrapolación de la degradación al tiempo objetivo Cálculo del impacto de la degradación sobre las prestaciones del circuito Figura 3-1. Flujo básico de un simulador de fiabilidad.
58 aumenta (en valor absoluto), para mantener el mismo paso de corriente a través de dicho transistor, la tensión en el nodo 𝑉𝑖𝑛𝑝𝑢𝑡, deberá bajar para que se produzca un aumento en la caída de tensión entre sus terminales fuente-drenador y fuente-puerta que compense la degradación y mantenga el nivel de corriente. Esto, por tanto, provoca un cambio natural en las condiciones de estrés del circuito, ya que el dispositivo de entrada M1 ve alterada la tensión en dos de sus terminales (puerta y drenador), pero también, el transistor de salida M2 ve alterada la tensión en su terminal de puerta, por lo que la corriente que circula por él se verá modificada. Esto a su vez, dependiendo del valor de la carga y de las condiciones de tensión y temperatura, hará que se modifique la tensión en su terminal de drenador, esto es, en el nodo de salida 𝑉𝑜𝑢𝑡𝑝𝑢𝑡. De esta forma, nótese que incluso en este ejemplo, donde se utiliza un circuito simple, un cambio en la degradación de la tensión umbral de un único dispositivo provoca un cambio en la tensión aplicada a todos los dispositivos. Evidentemente, como el cálculo de la degradación por envejecimiento depende de estas tensiones aplicadas a los terminales, el comportamiento del aging cambiará al verse modificadas las condiciones de estrés, quedando de esta forma establecida y demostrada la realimentación, enlace o link entre la degradación por envejecimiento del circuito y las condiciones de estrés. A modo ilustrativo, sobre un espejo de corriente simple PMOS como el de la Figura 3-2, se muestra en la Figura 3-3 el cambio promedio que se produce en las condiciones de estrés (en la caída de tensión 𝑉𝑏𝑔=𝑉𝑏𝑑) en el transistor de entrada cuando el circuito opera durante 10 años. En la figura se representa también cómo evoluciona el promedio de la degradación de la tensión umbral de dicho dispositivo [172]. El ejemplo del espejo de corriente simple es extrapolable a circuitos con un mayor número de dispositivos, siendo posible que la degradación de cualquier dispositivo de dicho circuito no sólo suponga una degradación de las prestaciones, sino un cambio en las condiciones de estrés. Estos cambios de condiciones de estrés podrán ser sobre los terminales del propio dispositivo que sufre la degradación y/o de cualquier otro dispositivo del circuito. Para ilustrar este hecho, se toma como ejemplo un circuito algo más complejo como puede ser el oscilador en anillo (RO) de 5 etapas mostrado en la Figura 3-4. En este caso, la degradación de cualquiera de los transistores (una variación en su tensión umbral), supondrá un cambio en la respuesta de la etapa inversora a la que este pertenezca, incluyendo un cambio en la tensión de polarización de la misma. Debido Figura 3-2. Espejo de corriente simple PMOS para explicar el link bidireccional entre la degradación por envejecimiento y las condiciones de estrés.
59 a que, en este circuito, la salida de cada etapa inversora se corresponde con la entrada de otra de ellas, la degradación que afecte a cualquiera de dichas etapas podrá cambiar la polarización y la forma de onda que se transmite por la siguiente, modificando sus condiciones de estrés y la evolución de su degradación. Sucesivamente, estos cambios acabarán afectando al resto de etapas inversoras. Esto significa que las condiciones de estrés de todas las etapas (las tensiones a la entrada y salida de las mismas) cambian. Este cambio que se produce en las condiciones de estrés y en la degradación, cuando sea significativo, se verá reflejado en las prestaciones del circuito. En el caso del RO, el cambio de las formas de onda de tensión supone que se vea modificada la frecuencia de oscilación. Esto se ilustra en la Figura 3-5 que muestra la degradación en la frecuencia de oscilación del RO cuando éste ha estado operando durante un año [62]. Como se puede apreciar, la degradación de las muestras simuladas, no sólo afecta reduciendo el valor promedio de las mismas, sino que la dispersión también va aumentando a lo largo del tiempo, debido al impacto de la TDV y a su estocasticidad. El cálculo de la degradación puede llegar a ser muy diferente si se tiene en cuenta o no el cambio de las condiciones de estrés. Por ejemplo, en el caso del espejo de corriente simple, tener en cuenta el cambio de condiciones de estrés significa que, a lo largo del tiempo, la degradación en los dispositivos será más agresiva por el aumento de las caídas de tensión. En el caso de los ROs, un cambio en la polarización y en la forma de onda que oscila por las etapas inversoras, supondrá igualmente acelerar o reducir la degradación en los dispositivos. En definitiva, no tener en cuenta el cambio de las condiciones de estrés en un circuito supone subestimar o sobreestimar su degradación, lo que se traduce en un problema de precisión. La solución que se lleva a cabo para evitar que se produzca este problema de precisión debido a la extrapolación de la degradación, es la inclusión de pasos intermedios en los que las condiciones de estrés son actualizadas mediante la realización de nuevos análisis eléctricos (normalmente, análisis transitorios) [61], [62], [172]–[174], dando lugar a un esquema conceptual como el mostrado en la Figura 3-6. Evidentemente, la inclusión de estos pasos intermedios ayuda a mejorar la precisión, pero lo hace a cambio de incrementar el coste computacional, debido a la realización de nuevos análisis. Por tanto, el problema de considerar el link bidireccional entre las condiciones de estrés y la degradación en una simulación de fiabilidad, pasa a ser un problema de establecer una Figura 3-3 . Cambio en las condiciones de estrés y degradación del transistor de entrada (M1) de un espejo de corriente simple como el de la Figura 3-2.
60 relación de compromiso entre el número de pasos intermedios a realizar y la precisión a alcanzar. En este sentido, el caso más extremo es el de realizar la extrapolación directa en un único paso, que se corresponde con el planteamiento básico de la Figura 3-1, siendo por tanto la solución más rápida posible pero a su vez, la menos precisa. Por otro lado, si el número de pasos escogidos es elevado, para mantener una estrategia conservadora Figura 3-6 . Esquema conceptual de una simulación de fiabilidad con pasos intermedios para actualizar las condiciones de estrés. Figura 3-4. Esquemático del RO de 5 etapas utilizado para las simulaciones de los resultados mostrados. Figura 3-5. Cambio en la distribución de valores de la frecuencia de oscilación de un RO de 5 etapas como el de la Figura 3-4, cuando éste opera durante un año.
61 respecto a la precisión, es posible que se estén dando más pasos de los necesarios, por lo que se está desperdiciando capacidad computacional, aspecto más negativo aún, si se está haciendo un uso intensivo del simulador. Además, si se utilizan modelos de TDV estocásticos, como en el caso de este trabajo, el problema se agrava aún más, ya que en lugar de tener que calcular un único valor de degradación para actualizar las condiciones de estrés, como sería el caso de simuladores deterministas, se estará trabajando con distribuciones de probabilidad, por lo que la elección del número correcto de pasos intermedios a realizar para alcanzar la precisión deseada tiene una importancia crítica. Por otro lado, un aspecto clave para tratar de optimizar esta relación es la forma en la que se realicen estos pasos intermedios, ya que dependiendo de la solución implementada, se puede mejorar la eficiencia de la solución adoptada, es decir, la precisión que se es capaz de alcanzar en un mismo número de pasos [62]. Originalmente, las primeras soluciones que fueron adoptadas tanto en el mundo académico como por algunas herramientas comerciales, empleaban un tamaño de paso temporal fijo utilizando una escala lineal o logarítmica [151], [152], [173]. En la Figura 3-7, se representan conceptualmente el uso de estas soluciones junto al caso de la extrapolación directa. Para ilustrar la importancia de actualizar las condiciones de estrés y la importancia de la elección del número de pasos escogidos con respecto a la precisión conseguida, se muestra el siguiente ejemplo. Sobre el RO de la Figura 3-4 empleado en el ejemplo anterior, se han realizados simulaciones de fiabilidad para evaluar su degradación después de un año de funcionamiento (Concretamente, la Figura 3-5, mostrada anteriormente, se corresponde con el resultado de haber empleado una escala logarítmica y 50 pasos para actualizar las condiciones de estrés.). En la Figura 3-8 se muestra el resultado de obtener para el mismo circuito y las mismas condiciones de operación, la degradación de la tensión umbral (∆𝑉𝑡ℎ) y el valor final de la tensión de polarización (𝑉𝑝𝑜𝑙), para el transistor M1 (ver Figura 3-4), para un distinto número de pasos (de 1 a 50 pasos) [62]. Observando la gráfica puede notarse que tanto el valor resultante en la tensión de polarización (condición de estrés), como en la degradación calculada, se estabiliza aproximadamente cuando se emplean al menos 46 pasos intermedios. Esto significa que emplear un número de pasos mayor no aportará una mejora de precisión, pero sí aumentará el tiempo de simulación. Por otro lado, queda reflejado a la luz de los resultados de la Figura 3-8, que emplear un número de pasos inferior subestima tanto la degradación como el cambio en las condiciones de estrés. Esto es algo normal ya que ambos fenómenos están relacionados por el link bidireccional, por lo que en general ser impreciso en el cálculo de la evolución de las condiciones de estrés conlleva ser impreciso en el cálculo de la degradación. Además, esta imprecisión se agrava, tal como era de esperar conforme el número de pasos intermedios empleados es menor. Figura 3-7. Opciones para la inclusión de pasos intermedios con escala fija lineal o logarítmica como alternativa a la extrapolación directa.
62 El uso de escalas fijas, pese a proporcionar la posibilidad de actualizar las condiciones de estrés y, por tanto, ser una mejora respecto a la extrapolación directa, puede suponer en sí mismo un uso ineficiente de la capacidad computacional. La explicación a esto es que las condiciones de estrés deben ser actualizadas cuando éstas realmente cambien o, dicho de otro modo, se produzca en ellas un cambio significativo debido a la degradación. Si se realizan pasos intermedios en momentos donde realmente las condiciones de estrés no están cambiando o no lo hacen de forma perceptible y significativa, en realidad se están realizando actualizaciones de las mismas que no aportan nada y, en este sentido, se está desperdiciando capacidad de CPU al realizar simulaciones eléctricas innecesarias. Es cierto que, a largo plazo, la tendencia del daño permanente del aging sigue una ley potencial, razón por la cual empezó a utilizarse la escala logarítmica que, por lo general, ofrece una mayor eficiencia que la escala lineal [62]. Sin embargo, es posible mejorar la eficiencia si en lugar de una escala fija se escoge una escala que permita actualizar las condiciones de estrés únicamente cuando se considere necesario hacerlo. Por esta razón, actualmente existen diferentes propuestas que apuntan al uso de diferentes técnicas con la idea de optimizar la precisión alcanzada para un número de saltos intermedios determinado como, por ejemplo, el uso de saltos adaptativos en lugar de emplear de una escala de salto (lineal o logarítmica) fija. En definitiva, si al flujo básico de simulación de fiabilidad presentado en la Figura 3-1, se le agrega la opción de incorporar la inclusión de saltos intermedios donde realizar simulaciones eléctricas para actualizar las condiciones de estrés, de forma general, el esquema del flujo de simulación de fiabilidad resultante sería el que se muestra en la Figura 3-9. Otro requisito que deben considerar los simuladores de fiabilidad para evitar posibles errores de precisión, es considerar de forma correcta la naturaleza real de los efectos de degradación por envejecimiento. Esto se refiere principalmente a dos aspectos. Por un lado, deben considerarse los mecanismos de recuperación asociados al BTI. Por otro lado, se debe tener en cuenta la naturaleza estocástica del TDV en tecnologías nanométricas. Por esta razón, acorde a la naturaleza estocástica de su fenomenología, es necesario emplear un modelo estocástico de TDV como el presentado en el capítulo 2. Figura 3-8 . Variación de la tensión umbral (degradación) y valor final en la tensión de polarización (condición de estrés) en el transistor M1 del RO, cuando este ha operado durante un año, en función del número de pasos intermedio empleado para actualizar las condiciones de estrés.
63 En relación a esto pueden hacerse varias consideraciones importantes. Un simulador de fiabilidad determinista que tenga sólo en cuenta la variabilidad debida a la TDV, dará lugar a resultados donde dispositivos idénticos en diseño que estén sometidos a las mismas condiciones de estrés, den como resultado el mismo valor de degradación. Por ejemplo, en un circuito diferencial o circuitos con dispositivos idénticos como puede ser un espejo de corriente simple 1:1, se dará el caso de que al sufrir ambos la misma degradación, el resultado será que los dispositivos no presentarán desapareamiento o mistmach, por lo que las prestaciones del circuito, como, por ejemplo, el factor de copia en un espejo de corriente simple 1:1, pueden incluso no verse afectadas. Una segunda perspectiva es una solución mixta, donde se incluye la TZV como una fuente de variabilidad estocástica, pero se mantiene un modelo TDV determinista. En esta situación, es cierto que debido a la estocasticidad inicial de los dispositivos a causa de la TZV, tras la degradación, en lugar de un valor determinista único se tendrá una distribución de muestras envejecidas. Específicamente, la mayoría de soluciones que implementan esta técnica, lo que hacen es calcular la degradación de cada muestra de TZV de forma determinista con un modelo de TDV determinista. Este planteamiento podría ser válido para nodos tecnológicos de dimensiones relativamente grandes, pero una vez se trabaja cerca de la escala nanométrica o en ella, no se estará teniendo en cuenta Circuito Fresco Cálculo de las condiciones de estrés y de la degradación para el tiempo del paso actual Resultados del Circuito Envejecido Extrapolación de la degradación hasta el tiempo del siguiente paso Cálculo del impacto de la degradación sobre las prestaciones del circuito ¿Último Paso (Tiempo Objetivo Final )? No Sí Figura 3-9. Flujo de un simulador de fiabilidad que considera el link bidireccional mediante la inclusión de pasos intermedios para actualizar las condiciones de estrés. e
64 la propia estocasticidad de los fenómenos de TDV como BTI o HCI. Por tanto, si bien es cierto que utilizando este método se establece una correlación entre la TZV y la TDV, el hecho de emplear un modelo TDV determinista hace que la dispersión de la distribución de muestras simuladas y sometidas a TZV+TDV, se deba en esencia a la propia dispersión de la TZV, lo que suele resultar en una perspectiva optimista respecto a la dispersión presente en la realidad. El último caso consistiría en considerar modelos estocásticos tanto de TZV como de TDV. Inicialmente, en cada muestra de un circuito, los dispositivos de idéntico diseño partirán de parámetros eléctricos diferentes debido a la TZV. Pero, además, incluso si partieran de los mismos parámetros (tuvieran el mismo valor de TZV de partida) y fueran sometidos a condiciones de estrés idénticas, la degradación resultante en cada uno de ellos sería diferente debido a la estocasticidad de la TDV. Este hecho que aquí se analiza no es baladí, ya que, a diferencia de la solución mixta previamente comentada, la dispersión de las muestras de un circuito simuladas bajo el impacto de TZV+TDV, se deberá a la dispersión de la distribución de ambos modelos. Si bien, dicha dispersión no se ajustará a la simple suma aditiva de ambas dispersiones 𝜎𝑇𝑜𝑡𝑎𝑙 2≠𝜎𝑇𝑍𝑉 2+𝜎𝑇𝐷𝑉 2, sino que debe tenerse en cuenta que si existe una correlación apreciable entre ambas distribuciones, la dispersión total será diferente a la suma de ambas contribuciones. Para ilustrar este hecho de forma gráfica, sobre un amplificador operacional de Miller (OPAMP Miller) como el mostrado en la Figura 3-10, se simula el impacto de la variabilidad sobre dos de sus prestaciones. En concreto, la Figura 3-11 muestra la distribución de posibles valores de la ganancia y del producto ganancia ancho de banda (GBW) del OPAMP [175]. El diseño nominal es representado por el símbolo blanco de borde negro. El impacto de la TZV, aún con el circuito en fresco, es representado para un número determinado de muestras como símbolos amarillos. Como es de esperar, la dispersión de la distribución aumenta considerablemente al añadir el impacto de la TDV a la TZV (después de un determinado periodo de tiempo), cuyas muestras son representadas con círculos rojos. Evidentemente, observando la Figura 3-11, queda bastante clara la importancia de considerar el impacto combinado de la TZV y la TDV a la hora de acometer el diseño de un circuito. Sin embargo, el abordar una simulación de fiabilidad utilizando modelos estocásticos tanto para la TZV como para la TDV presenta a su vez una serie de inconvenientes o retos, ya que, en lugar de trabajar de forma determinista con una serie de valores concretos, debe abordarse la solución propuesta gestionando el manejo de distribuciones. La razón es que cada muestra de TZV evoluciona a un conjunto de muestras de TDV. Además, si se tiene en cuenta conjuntamente la presencia de link bidireccional y se incluyen saltos intermedios para actualizar las condiciones de estrés, en cada nuevo salto, cada muestra de TDV evolucionará en el salto siguiente a un nuevo conjunto de muestras. Todo este proceso complica enormemente la implementación de una solución viable computacionalmente. La Figura 3-11 muestra un escenario de diferentes fuentes de variabilidad afectando a las prestaciones de un circuito, donde además debe tenerse en cuenta que la TDV va afectando a lo largo del tiempo. Esto da lugar también a comentar algunos conceptos que son fundamentales para abordar este capítulo. En primer lugar, cabría considerar que a los diseñadores de circuitos les preocupará no sólo el porcentaje de diseños que funcionará correctamente cubriendo una serie de especificaciones después de la
65 fabricación (bajo el impacto de la TZV) y que se corresponde con la definición clásica de yield, sino que ahora será necesario conocer el porcentaje de muestras fabricadas del diseño que cubrirán unas determinadas especificaciones a lo largo del tiempo bajo el impacto adicional de la TDV. De esta forma, se define el yield dependiente del tiempo, time-dependent yield o TDY, como el porcentaje de muestras de un diseño cuyas prestaciones cumplen una serie de especificaciones en presencia de la TZV y la TDV a lo largo del tiempo [176]. En general, será decisión del diseñador establecer las restricciones convenientes del TDY a lo largo del tiempo, que no necesariamente deben ser las mismas que las del yield a tiempo cero, ni tampoco tienen que ser las mismas a lo largo del tiempo. Esta definición de TDY permite a su vez definir el concepto de tiempo de vida o lifetime de un circuito en el marco de este trabajo (o más específicamente del diseño del circuito ya que se evalúa su TDY), el cual será el tiempo que un circuito opera bajo el impacto de TZV y TDV con un TDY superior a cierto valor establecido para una o más de sus prestaciones (performances). Debe recordarse que, en general, el TDY puede ser evaluado para tantas prestaciones como considere el diseñador. Normalmente, se considerará que un diseño no es correcto si no cumple la condición requerida para todas sus prestaciones, ya que, en este caso, se presupone que el funcionamiento del circuito no Figura 3-10. Esquemático del OPAMP Miller de dos etapas utilizado en las simulaciones de fiabilidad. Figura 3-11. Impacto de la variabilidad sobre las prestaciones de un amplificador operacional.
66 sería aceptable para todos sus requerimientos. La Figura 3-12, ilustra el concepto de TDY y de lifetime de un circuito. Normalmente el porcentaje de diseños que cumplirán las especificaciones irá decayendo a lo largo del tiempo debido al aumento del impacto de la degradación con el tiempo. Evidentemente el cálculo del lifetime requiere un estudio estadístico para evaluar las prestaciones sobre las diferentes muestras. Un simulador de fiabilidad que se corresponda conceptualmente tanto con el flujo presentado en la Figura 3-1, como con el presentado en la Figura 3-9, permitirá la evaluación de la degradación para unas condiciones de estrés determinadas, esto es, para unas condiciones de tensión, temperatura y tiempo concretos. Sin embargo, existirán en general muchos usos y aplicaciones de estos simuladores donde sea necesario evaluar múltiples condiciones de estrés. Por esta razón, la conclusión inmediata es la necesidad de que la implementación de los simuladores de fiabilidad debe ser computacionalmente eficiente, no sólo para su uso individual, o cuando se utilicen para realizar, por ejemplo, análisis estadísticos o de corners, sino ante la posibilidad de que se haga un uso intensivo y reiterado de los mismos. Ejemplos de este segundo caso serían el ya mencionado uso del simulador para cálculo del lifetime de un circuito, o bien la integración del simulador de fiabilidad en una metodología de diseño que incluya, por ejemplo, un proceso de optimización como es el caso de [31]. En definitiva, la eficiencia computacional será considerada como uno de los principales objetivos o requerimientos del simulador de fiabilidad. Recapitulando, los principales objetivos que debe satisfacer un simulador de fiabilidad son: Integración y uso automatizado de un simulador eléctrico comercial para realizar simulaciones eléctricas precisas y fiables. Uso de un modelo de variabilidad estocástico, tanto en TZV como en TDV, de forma que se tenga en cuenta la propia naturaleza estocástica del aging, así como los diferentes mecanismos de degradación y recuperación. Consideración del cambio de las condiciones de estrés durante la operación del circuito debido al link bidireccional existente entre la degradación de los dispositivos y las condiciones de estrés presentes en el circuito. Gestión de la inclusión combinada del impacto de la TZV y la TDV. Realizar una implementación computacionalmente eficiente.
73 idea fundamental se basa en que las condiciones de estrés deben ser actualizadas cada vez que se detecte un cambio significativo en las prestaciones del circuito. El usuario debe escoger como parámetros del método, un tamaño de paso mínimo y un margen de error máximo. El algoritmo consiste en que en cada paso se trata de maximizar el tamaño del siguiente paso a realizar para poder reducir el número total de análisis a realizar, siempre que se cumpla que el cambio que se produce en cada una de las prestaciones del circuito en el salto realizado, no sea superior al valor de variación máximo definido para cada prestación. Si en algún punto, el tamaño de salto calculado para mantener la precisión fuera inferior al tamaño mínimo de salto, se emplearía el salto de tamaño mínimo en lugar del salto calculado. De esta forma, dicho tamaño de salto mínimo hace la función de impedir que el número de pasos a realizar supere un valor máximo que hiciese que el tiempo de la simulación total no fuese aceptable. Evidentemente, la propuesta de realizar los saltos intermedios de forma adaptativa es una ventaja respecto a la solución del uso de escalas fijas. No obstante, la propuesta [61] también presenta algunos inconvenientes. Por un lado, esta solución funciona bajo la premisa de actualizar las condiciones de estrés cuando existe un cambio en las prestaciones del circuito. Sin embargo, en términos físicos, el link bidireccional existente no se da entre las condiciones de estrés y las prestaciones del circuito, sino entre las condiciones de estrés y la degradación. Es importante tener en cuenta que, dependiendo del tipo de circuito, su diseño y las prestaciones que se estén observando, es posible que se esté produciendo una importante degradación continuada en los dispositivos que no se esté reflejando directamente en las prestaciones. En este sentido, llegados a un punto de degradación, la caída de las prestaciones puede ser abrupta, por ejemplo, porque un transistor debido a su degradación salga de la región de operación en la que éste deba funcionar. Si ante este hecho, las condiciones de estrés no se han ido actualizando de forma correcta, porque las prestaciones eran poco sensibles a este daño, pueden cometerse importantes errores de precisión, por ejemplo, no calculando adecuadamente cuándo se producirá esta caída abrupta de prestaciones y, por tanto, fallando en la estimación del lifetime del circuito. Además, actualizar las condiciones de estrés cuando se produce un cambio en las prestaciones del circuito tiene un inconveniente adicional. En el trabajo presentado en [61], este problema no está presente porque se utiliza un modelo TDV determinista, pero debe tenerse en cuenta que si el modelo TDV fuera estocástico, para evaluar las prestaciones en cada paso intermedio no bastaría con calcular un único valor como en el caso determinista, sino que habría que trabajar con distribuciones. Es decir, para evaluar el impacto de la degradación sobre las prestaciones sería necesario emplear un análisis sobre la distribución estadística o sobre las muestras generadas a partir de ella, empleando, por ejemplo, un análisis de Monte-Carlo, aumentando el coste computacional en cada paso intermedio de forma extrema. Adicionalmente en [61], se presenta una propuesta en la que se incluye el impacto de la TZV en conjunto con la TDV. Para modelar la TZV se generan un número de muestras elegidas por el usuario haciendo uso de una simulación de Monte-Carlo con los datos de la tecnología provistos por el fabricante, por lo que la TZV se trabaja de forma estocástica. No obstante, la inclusión de la TDV se lleva a cabo haciendo un uso reiterado del simulador determinista previamente presentado, envejeciendo de forma determinista cada muestra de TZV generada. En definitiva, no se trata de una solución estocástica completa, sino que se trata de una propuesta mixta donde se está subestimando el impacto total sobre
74 la dispersión de la distribución, al menos, para tecnologías donde el aging muestra una naturaleza estocástica. Además de las soluciones presentadas hasta este punto, que buscan la máxima precisión posible trabajando con simulaciones eléctricas y con la degradación a nivel de dispositivo, utilizando modelos cercanos a la física del dispositivo, existen una serie de propuestas que se basan generalmente en la utilización de modelos de comportamientos a más alto nivel, los cuales en su mayoría simplifican los fenómenos de degradación. En este sentido, suelen considerar sólo el peor caso posible haciendo uso de análisis de sensibilidad a la degradación, para considerar únicamente el impacto de los efectos de degradación dominantes. Muchas de estas propuestas se centran en la estimación del fallo a nivel de circuito. Un ejemplo representativo de este tipo de propuestas puede encontrarse en [193], donde el uso de estos modelos de comportamiento permite reducir notablemente el coste computacional de los análisis de fiabilidad, permitiendo estudios de simulación de fiabilidad estocásticos que incluyan simultáneamente la TZV y la TDV debida al BTI y HCI. Sin embargo, en este tipo de propuestas, el modelo de comportamiento a utilizar es fuertemente dependiente del circuito. Para la amplia casuística de posibles circuitos, el hecho de que dichos modelos deban ser proporcionados por el usuario, hace que modelar el comportamiento de la degradación para cada uno de ellos sea un problema extremadamente complejo. Otro ejemplo puede encontrarse en [145], donde se muestra una propuesta que utiliza una herramienta de simulación de fiabilidad que emplea unos modelos concretos para determinar el fallo del circuito para los fenómenos de BTI, HCI y TDDB. En general, una forma comúnmente empleada para implementar una solución que utilice modelos de comportamiento para modelar la degradación es el empleo de lenguajes como VHDL-AMS o Verilog-A [194], [195]. La ventaja de este tipo de soluciones es que son adecuadas para trabajar con modelos estocásticos ya que permiten trabajar eficientemente de forma estadística con los datos. Además de soluciones basadas en el empleo de análisis de Monte-Carlo, otro tipo de soluciones populares son aquellas basadas en métodos de superficie de respuesta o más comúnmente en terminología anglosajona Response Surface Methods (RMS) [66]. El objetivo del empleo de esta técnica es reducir el exigente coste computacional de las simulaciones de Monte-Carlo, pero para llevarlas a cabo, en el marco de las simulaciones de fiabilidad, es necesario establecer una relación directa o función entre los parámetros de variabilidad de la TZV y la TDV y las prestaciones del circuito. Es concretamente en este hecho donde radica la dificultad y las limitaciones de emplear este método. En [61], puede encontrarse también una propuesta que lleva a cabo una implementación del simulador previamente explicado (con TZV estocástica y TDV determinista) pero utilizando este método de RMS. En definitiva, este tipo de propuestas de diferente perspectiva se centran generalmente en simplificar los efectos de degradación, considerando solo el mecanismo de degradación dominante mediante el análisis de sensibilidad de las prestaciones ante ciertos cambios a ciertas condiciones. Estas propuestas pueden ser interesantes para abarcar la simulación de circuitos o sistemas con un elevado número de transistores, pero no serán la solución más adecuada si el objetivo es el estudio de pequeños bloques de la forma más precisa posible. De hecho, es necesario la coexistencia de ambas herramientas. El modelado y la simulación precisa de pequeños circuitos o bloques a nivel eléctrico, permitirá en un trabajo futuro, mejorar el modelado en un nivel de abstracción superior, para abordar el análisis de circuitos o sistemas de mayor complejidad a más alto nivel.
75 3.4. CASE: Una herramienta de simulación de fiabilidad estocástica para circuitos integrados. 3.4.1. Introducción. El objetivo de este apartado es la presentación de CASE, una herramienta implementada durante el desarrollo de esta tesis para la simulación de fiabilidad de circuitos integrados a nivel eléctrico. La motivación de la realización de esta herramienta surge, por un lado, ante la necesidad de solventar las limitaciones y carencias que presentan las herramientas actuales, presentadas en el apartado anterior. Por otro lado, tal como se ha analizado en el sub-apartado 3.3.3, tampoco existe en la actualidad ninguna propuesta académica que cumpla con todos los requisitos, objetivos y retos discutidos en el apartado 3.2. Desde el punto de vista de la funcionalidad, CASE dispone de dos enfoques o modos de funcionamiento, que también pueden entenderse como que la herramienta CASE integra a su vez la implementación de dos herramientas. La primera de ellas consistiría en un simulador de fiabilidad estocástico en el sentido más común de estas herramientas, esto es, un simulador capaz de evaluar la degradación en los dispositivos de un circuito y el impacto sobre las prestaciones del mismo en un tiempo objetivo. La segunda de ellas se trata de una herramienta que, haciendo uso de este simulador estocástico de fiabilidad, es capaz de calcular de forma eficiente el lifetime de un circuito. El simulador de fiabilidad de CASE cumple con la lista de objetivos presentada al final del apartado 3.2: Las simulaciones eléctricas se llevan a cabo haciendo un uso automatizado de un simulador eléctrico comercial. Concretamente, en la actualidad se emplea el simulador HSPICE aunque el diseño modular del simulador permitiría la fácil integración de otros simuladores de clase SPICE como, por ejemplo, Spectre. Se emplea un modelo estocástico tanto para los modelos de variabilidad de la TZV como de la TDV, los cuales utiliza para calcular la variabilidad. Concretamente, se emplea el modelo de TDV presentado en el capítulo 2. Para actualizar las condiciones de estrés y tener en cuenta el link bidireccional en el cálculo de la degradación, tiene la opción de emplear un algoritmo de paso adaptativo computacionalmente eficiente. También incluyes las opciones clásicas de emplear una escala de paso fija lineal o logaritmica. Ofrece diferentes alternativas para gestionar conjuntamente el impacto simultaneo de la TZV y de la TDV. La eficiencia computacional ha sido un objetivo preferente en la implementación de todos los aspectos anteriores. Por otro lado, el método para el cálculo del lifetime de un circuito de CASE se basa en la definición de explicada en el apartado 3.2 y mostrado en la Figura 3-12. En este sentido, hace uso del simulador de fiabilidad de CASE para el análisis estadístico de las prestaciones y la evaluación del TDY.
76 Otro aspecto a comentar es que, con el fin de facilitar el uso de la herramienta a los usuarios, se ha desarrollado una interfaz amigable desde la que configurar el simulador, elegir entre diferentes opciones sobre el estudio de fiabilidad a realizar y también, desde la que escoger y seleccionar diferentes opciones para la representación de los resultados del análisis. Algunas capturas de la interfaz desarrollada, que ha sido implementada en Matlab®, se muestran en la Figura 3-13. No obstante, es posible operar con la herramienta CASE desde la línea de comandos de cualquier computadora de forma sencilla, ya que tan sólo es necesario preparar una serie de archivos de entrada e invocar el ejecutable. El formato de estos ficheros de entrada y configuración sigue una sintaxis similar a la de los simuladores eléctricos comerciales, por lo que la gestión y uso del simulador programáticamente por los diseñadores, o la integración de éste dentro de otras herramientas de diseño u optimización, es sencilla. Los detalles de la implementación y las estrategias de solución llevadas a cabo para implementar cada una de las funcionalidades o herramientas de CASE serán desarrolladas en los siguientes dos sub-apartados. El primero de ellos, el apartado 3.4.2, se centrará propiamente en describir el simulador de fiabilidad, justificando la solución adoptada para alcanzar cada uno de los objetivos. El segundo de ellos, el apartado 3.4.3 desarrollará la implementación realizada para el cálculo eficiente del lifetime de los circuitos. 3.4.2. Simulador de fiabilidad estocástico El objetivo del simulador de fiabilidad será el de evaluar la degradación del circuito debido a las fuentes de variabilidad y su impacto sobre las prestaciones del mismo. En primer lugar, se presentará el flujo de simulación desde una perspectiva funcional (3.4.2.1), posteriormente se aborda el problema de evaluar la contribución conjunta de la TZV y de la TDV (3.4.2.2) y se presenta el algoritmo de salto adaptativo empleado para actualizar las condiciones de estrés (3.4.2.3). Finalmente se muestra un ejemplo del uso del simulador mediante la exposición de un caso de uso (3.4.2.4). 3.4.2.1.Flujo de simulación de fiabilidad, interfaz, entradas y salidas del simulador. El flujo del simulador de fiabilidad de CASE mostrado en la Figura 3-14, se corresponde conceptualmente con el mostrado en la Figura 3-9. El simulador recibe a la entrada un archivo de configuración y uno denominado propiamente archivo de entrada. El archivo de configuración se emplea para ajustar el tipo de análisis de fiabilidad que se va llevar a cabo y ciertas opciones del simulador. Por ejemplo, se indican aspectos tales como el tiempo final objetivo de la simulación de fiabilidad (tiempo total de operación del circuito Figura 3-13. Capturas de la interfaz de usuario de la herramienta Case.
77 en el cual se desea conocer la degradación), la temperatura durante la operación, qué fuentes de variabilidad serán incluidas en el análisis, etc. Por su parte, el archivo de entrada cuenta con diferentes secciones. En la primera de ellas se indica el circuito a evaluar y su dimensionamiento (por ejemplo, una etapa inversora, un espejo de corriente, etc). De forma similar a la solución presentada en [61], la segunda y tercera sección del archivo de entrada proporciona información sobre dos tipos de análisis a llevar a cabo. Estos dos tipos de análisis son: un análisis transitorio, que será utilizado para conocer la evolución de las tensiones del circuito (sus condiciones de estrés en tensión) en cada paso de la simulación y un análisis de Monte-Carlo que se lleva a cabo al final del análisis en el tiempo objetivo para evaluar las prestaciones del circuito tras la degradación. Evidentemente, los estímulos aplicados al circuito del análisis transitorio descrito en la segunda sección, deben ser representativo de la operación del circuito durante su tiempo de vida. En la tercera sección donde se describe el análisis de Monte-Carlo se indica información sobre las prestaciones que serán evaluadas en el tiempo final objetivo del estudio de fiabilidad. También se definen los estímulos aplicados al circuito o, en otras palabras, la topología del testbench que será empleado para evaluar las prestaciones (este testbench puede ser o no similar al empleado para los análisis transitorios). Figura 3-14. Flujo del simulador de fiabilidad propuesto en esta tesis.
78 En base a la información del archivo de entrada y de configuración proporcionados, se realiza en primer lugar, un análisis transitorio sobre el circuito en fresco, haciendo uso del simulador eléctrico comercial HSPICE®. Esto permite conocer las condiciones de estrés en tensión de todos los terminales de los dispositivos del circuito. Esta información junto a la información de temperatura, son las condiciones de estrés empleadas por el modelo de aging explicado en el capítulo 2 para calcular la degradación de los dispositivos. En este punto, la degradación ha sido calculada para el tiempo que dura el análisis transitorio, pero esta degradación necesita ser extrapolada hasta el punto temporal escogido como siguiente salto (o hasta el tiempo final objetivo si no se realizarán pasos intermedios). El valor del siguiente salto temporal dependerá de la opción escogida para realizar los saltos intermedios. Por ejemplo, si se escogen las opciones de escala fija lineal o logarítmica, el usuario debe escoger el número de saltos a intermedios a realizar, de forma que todos los saltos temporales quedarán automáticamente determinados. Si se escoge una de las dos opciones que proporciona el algoritmo de salto adaptativo, será dicho algoritmo el que vaya calculando el siguiente salto de forma adaptativa. La explicación detallada de este algoritmo se realiza en el sub-apartado 3.4.2.3. En cualquier caso, una vez conocidas las condiciones de estrés, la degradación producida durante el transitorio y el siguiente punto temporal a alcanzar en el cual debe realizarse la extrapolación, se está en disposición de calcular la degradación en dicho punto. Los modelos proporcionados por los fabricantes son empleados para calcular la TZV, mientras que el modelo propuesto en el capítulo 2 es empleado para calcular tanto la componente recuperable como la componente permanente de la TDV. La información de la degradación calculada es utilizada para modificar los parámetros de los dispositivos del circuito en cada paso de la simulación eléctrica, con lo que se cierra el link bidireccional. La gestión del impacto conjunto de ambas variabilidades cuando ambos modelos son estocásticos es un problema complejo. La herramienta CASE ofrece diferentes opciones para realizar este cálculo, los cuales son explicados en el sub-apartado 3.4.2.2. A continuación, este procedimiento de análisis transitorio para conocer las condiciones de estrés, cálculo del aging y extrapolación, se repite a lo largo del tiempo en cada salto temporal realizado hasta que se alcanza el tiempo final objetivo. Una vez alcanzado este tiempo final, la información de la degradación obtenida hasta ese punto es nuevamente utilizada para modificar los parámetros eléctricos de los transistores del circuito a emplear en el simulador eléctrico. En este punto, con los dispositivos del circuito envejecidos o degradados, se lleva a cabo el análisis final para evaluar las prestaciones seleccionadas. Este consiste en un análisis de Monte-Carlo y se lleva a cabo empleando el simulador eléctrico para evaluar una serie de muestras del circuito envejecido que han sido generadas a partir de la información de variabilidad (de TZV+TDV). Esto permite, en definitiva, realizar un estudio o análisis estadístico del circuito degradado y sus prestaciones. De los archivos de salida que se generan con el simulador de fiabilidad de CASE, pueden extraerse diferentes tipos de información de la simulación de fiabilidad realizada. Por un lado, además de las distribuciones estadísticas obtenidas para las prestaciones y sus
79 parámetros característicos, que evalúan el impacto de la variabilidad, es posible establecer una serie de restricciones para el cálculo del yield del circuito, tanto en el sentido clásico de la definición de yield calculado sobre la TZV, como sobre el TDY. Por otro lado, es posible extraer información de la degradación individual de los dispositivos, esto es, cómo ha variado el valor de la tensión umbral para cada uno de ellos debido a la TZV y TDV, tanto en cada muestra utilizada en el tiempo final para el análisis de Monte-Carlo, como en la degradación calculada en cada paso intermedio realizado. 3.4.2.2. Inclusión de un modelo estocástico de variabilidad (TZV+TDV) en un flujo de simulación de variabilidad. En caso de estar utilizando un simulador determinista, la inclusión de pasos intermedios es sencilla, ya que únicamente será necesario calcular un único valor de degradación en cada paso para calcular las nuevas condiciones de estrés, pero cuando se emplean modelos estocásticos para la TDV, la problemática se complica. En esta situación, en lugar de un único valor, el modelo proporciona una distribución estadística que requerirá un determinado número de muestras para asegurar cierta precisión en el cálculo de la degradación. En definitiva, cuando se está trabajando con modelos estocásticos para TZV y TDV, el esfuerzo computacional requerido es más exigente pudiendo llevar a situaciones que son inabarcables en la práctica. El objetivo de este apartado es ofrecer distintas estrategias para integrar estos modelos estocásticos de forma eficiente computacionalmente [64]. Si se piensa en la solución más precisa posible para incluir ambas fuentes de variabilidad, TZV y TDV, la solución propuesta sería la mostrada en la Figura 3-15, la cual, se ha denominado método A. En el flujo de simulación representado en la figura, se muestra la degradación como una variación de la tensión umbral de uno de los transistores del Figura 3-15. Flujo de simulación representativo del método A.
80 circuito. A tiempo cero, con una elipse de color azulado, se representa la posible distribución de valores que puede tomar cada muestra de TZV. Cada una de estas muestras, representada en la figura con cruces azuladas, sería generada y envejecida de forma independiente. De esta forma, por cada muestra de TZV inicial aparecerá en el primer paso temporal realizado una distribución de TDV, distribución que permitirá a su vez generar un cierto número de muestras de TDV, donde cada una de ellas determinará unas nuevas condiciones de estrés. A su vez, cada una de las nuevas muestras temporales generadas en un paso, dará lugar a su vez a una nueva distribución con diferentes muestras temporales en el siguiente paso realizado. En la Figura 3-15, cada nueva distribución de TDV que se genera a partir de una muestra del salto temporal anterior, se ha representado con una elipse de color anaranjado, y cada una de las nuevas muestras generadas en cada una de estas distribuciones, se ha representado a su vez, con una cruz de la misma tonalidad. En términos computacionales, teniendo en cuenta que para actualizar las condiciones de estrés es necesario realizar un análisis transitorio con un simulador eléctrico, el número total de análisis transitorios que deben llevarse a cabo usando este esquema viene determinado por la expresión: ∑𝑁𝑇𝑍𝑉·𝑁𝑇𝐷𝑉𝑖 𝑀 𝑖=1 EC. 3-1 donde 𝑁𝑇𝑍𝑉 es el número de muestras de TZV empleadas, 𝑁𝑇𝐷𝑉 es el número de muestras temporales de cada nueva distribución de TDV y M es el número de pasos realizados en la simulación. Además, si tal como se ha explicado en el sub-apartado anterior, una vez alcanzado el tiempo objetivo final se desea realizar un análisis de Monte-Carlo para evaluar las prestaciones del circuito envejecido sobre todas las muestras de variabilidad generadas, el número de muestras de variabilidad total que resultan en el último paso es de 𝑁𝑇𝑍𝑉·𝑁𝑇𝐷𝑉𝑀. Para dar una idea de cuan inabarcable es esta aproximación en la práctica, se tomarán algunos números de ejemplo. Puede considerarse que el mínimo número de muestras que suele considerarse aceptable en situaciones favorables para que exista cierta significancia estadística es de 30 muestras, por lo que se tomará este número mínimo tanto para TZV como para TDV. El número de pasos intermedios realizado para que la actualización de las condiciones de estrés sea aceptable suele encontrarse entre 30 y 100 pasos y se puede considerar también que el tiempo medio en realizar un análisis transitorio de un bloque analógico de tamaño promedio de unos 10 transistores es de 1 segundo. Pues bien, con estos números de ejemplo (incluso empleando sólo 30 pasos intermedios), utilizando la expresión de la Ecuación 3-1 para calcular el tiempo necesario para llevar a cabo los análisis transitorios necesarios, el tiempo necesario resultante sería de 2∙1038𝑠, lo que supone un tiempo superior en muchos ordenes de magnitud a la edad actual del universo. En definitiva, el método A, pese a ser el más preciso posible, es inabarcable en la práctica y es necesario explorar diferentes alternativas. El primer método propuesto es el método B.1, cuyo flujo representativo se muestra en la Figura 3-16. Este método reduce el número de análisis transitorios realizados ajustando el número de muestras de variabilidad temporal utilizadas en cada paso a uno (𝑁𝑇𝐷𝑉= 1). Esta solución consiste en que, para cada muestra física del circuito, cada paso temporal daría como resultado un único valor de degradación temporal (dentro de la distribución
81 posible en cada paso), dicho en otras palabras, cada muestra espacial se envejece independientemente usando una única muestra temporal en cada paso, la cual es seleccionada de forma aleatoria de toda la distribución. Utilizando este método, el número total de análisis transitorios necesarios pasa a ser: 𝑁𝑇𝑍𝑉∙1∙M EC. 3-2 Si bien es cierto que a diferencia del Método A, el método B.1 pasa a ser realizable, el hecho de tomar en cada paso una única muestra de la distribución temporal y además hacerlo de forma aleatoria, hace que de cara al análisis global se pierda una gran cantidad de información estadística importante para la distribución final resultante. Con la intención de evitar esta pérdida de información, se propone el siguiente método, cuyo flujo representativo se muestra en la Figura 3-17 y es denominado método B.2. El objetivo de este método es mantener cierta información estadística de la distribución de la TDV en cada paso. Para desarrollar la explicación de este método conviene recordar el modelo de variabilidad empleado en el simulador de fiabilidad CASE. Concretamente, debe recordarse que la degradación del modelo de TDV estaba compuesta por una componente de daño recuperable y una componente de daño permanente. La parte recuperable es la que aportaba la estocasticidad al modelo. Específicamente, la degradación de la parte recuperable del modelo se correspondía con una distribución de muestras generadas, donde la degradación individual de cada muestra venía determinada por el número de defectos ocupados y la contribución de cada uno de ellos, en términos de la variación de tensión umbral que causaban. Los posibles defectos en un transistor eran caracterizados por su tiempo de captura (de carga) τc y por su tiempo de emisión (de una carga previamente capturada) τe. Para determinar en una muestra concreta el número de defectos ocupados se empleaba, por un lado, la función de distribución de defectos o Ddefect que mostraba en el plano τc-τe la probabilidad de que un defecto se encontrase en Figura 3-16. Flujo representativo del método B.1.
82 cada punto del plano y, por otro lado, la probabilidad de ocupación o pocc, que mostraba en el mismo plano la probabilidad de que un defecto que se encuentre en cada punto del plano, haya capturado carga (esté ocupado). En este sentido, el análisis transitorio inicial de cada muestra TZV es utilizado para conocer las condiciones de estrés, lo que permite calcular la degradación de la parte recuperable del modelo y generar una función de distribución de defectos Ddefect y una función de probabilidad de ocupación pocc. Estas funciones se utilizarán para generar 𝑁𝑇𝐷𝑉 muestras de TDV, resultando igualmente en un total de 𝑁𝑇𝐷𝑉 muestras de TDV (por cada muestra de TZV). Para cada una de estas 𝑁𝑇𝐷𝑉 muestras calculadas en el primer salto se generarán en el siguiente salto una nueva Ddefect y pocc, pero, a diferencia del método A, estas 𝑁𝑇𝐷𝑉 distribuciones son en este caso fusionadas o unificadas en una única distribución de Ddefect y pocc, para generar únicamente 𝑁𝑇𝐷𝑉 muestras de TDV en el siguiente instante (el método A hubiera generado 𝑁𝑇𝐷𝑉∙𝑁𝑇𝐷𝑉 muestras). La fusión o unificación de distribuciones en cada salto temporal, se lleva a cabo de forma aditiva, reescalando las distribuciones resultantes para que sean consistentes. En este sentido, es equivalente considerar que cada nueva muestra que se vaya a generar en un salto temporal concreto, tiene la misma probabilidad de pertenecer a cada una de las distribuciones de TDV generadas en ese salto y que provienen de una muestra generada en el salto anterior. Desde otra perspectiva que puede ser ilustrativa, se puede entender que la probabilidad de que en un nuevo salto temporal se genere una nueva muestra de un valor concreto será mayor si la región en la que se encuentra dicho valor forma parte de varias de las distribuciones TDV individuales generadas y, además, en cada una de ellas la probabilidad de que la muestra se genere con dicho valor es alta. En cualquier caso, este procedimiento de unificar las distribuciones se repite en cada paso temporal. En la Figura 3-17, la unificación de las distribuciones de TDV y las muestras generadas a partir de éstas, se han representado en cada salto temporal respectivamente como una elipse y como cruces de color verde. Con este método, en definitiva, por cada muestra de TZV sólo es necesario llevar a cabo 𝑁𝑇𝐷𝑉 análisis Figura 3-17. Flujo representativo del método B.2.
89 éstas cambian muy gradualmente y a largo plazo, se reducirá considerablemente el número de pasos intermedios necesarios. La estrategia a seguir en el caso general en el que coexisten múltiples transistores en un circuito, es similar a la seguida en el caso de un único dispositivo. Se establecerá para cada transistor una variación máxima permitida 𝛿𝑉𝑡ℎ 𝑘, donde 𝑘 indicaría el número de transistor. Este valor puede ser el mismo para todos los dispositivos o diferente para cada uno, según lo decida el usuario. En cualquier caso, el criterio seguido en cada salto es actualizar las condiciones de estrés de todos los dispositivos en el momento temporal en el que el primero de ellos alcanza la degradación máxima permitida. Y como se está trabajando con un modelo estocástico, para estos cálculos, el algoritmo trabaja escogiendo como valor representativo el valor promedio de la distribución de las muestras de TDV, de forma similar a como se procedía en el sub-apartado anterior cuando se empleaban los métodos B.3 y C. Una vez explicado el funcionamiento adaptativo de la elección del próximo salto, se pasa a continuación a comentar las dos propuestas implementadas que hacen uso de este método. Básicamente, la diferencia entre ambas es la forma en la que establecen la máxima degradación permitida en cada salto 𝛿𝑉𝑡ℎ. La primera de ellas, se centra en establecer la precisión como su objetivo principal. De esta forma el usuario define directamente la máxima degradación permitida entre saltos. Con esta solución, el algoritmo realizará el número de pasos intermedios necesarios para mantener siempre la precisión adecuada. Eso sí, para el nivel de precisión alcanzado, el algoritmo permite reducir el tiempo de computación con respecto al uso de un paso fijo, ya que los saltos se realizan de forma adaptativa y por tanto, se ajustan al máximo para realizar el mínimo número de saltos requeridos para alcanzar dicha precisión. La segunda opción está orientada a restringir la máxima carga computacional de la simulación, acotando el número máximo de análisis eléctricos a realizar, o lo que es lo mismo, limitando el número de saltos intermedios máximo. Por tanto, en este caso el Figura 3-24. Algoritmo de salto adaptativo para un único transistor.
90 usuario fija el número de pasos intermedios a realizar, de forma que, la función del algoritmo consiste en optimizar la distribución en el tiempo de estos saltos temporales para conseguir la máxima precisión posible. Debe destacarse que esta opción es la única propuesta hasta la actualidad que utiliza un método de salto adaptativo que permite fijar el número de saltos a realizar y, de esta forma, acotar el uso de CPU. La forma de implementar la segunda opción es la siguiente. En cada nuevo salto, la degradación de cada transistor desde el punto actual hasta el tiempo final objetivo es calculada extrapolando directamente (sin realizar pasos intermedios). El mayor valor de degradación calculado, que evidentemente se corresponderá con el del dispositivo del circuito que más se vaya a degradar desde ese punto hasta el tiempo final, se divide entre el número de pasos intermedios restantes, esto es, los pasos que quedan por dar hasta alcanzar el tiempo objetivo. El valor obtenido de esta operación, es el nuevo valor de degradación máxima permitida 𝛿𝑉𝑡ℎ para todos los dispositivos en el siguiente salto. Nótese que la nueva actualización de las condiciones de estrés se realizará cuando el primero de los dispositivos alcance el umbral de variación 𝛿𝑉𝑡ℎ y que éste no tiene por qué coincidir necesariamente con el dispositivo que alcanzaba la mayor degradación en el tiempo final y a partir del cual se determinó 𝛿𝑉𝑡ℎ. Es importante destacar que no se utiliza el mismo valor calculado durante todo el análisis sino que este procedimiento se lleva a cabo en cada paso intermedio, de forma que el valor de 𝛿𝑉𝑡ℎ𝑖 cambiará en cada paso 𝑖. Esto es importante porque esta forma de proceder permite tener en cuenta, en cada nuevo paso, los posibles cambios en las condiciones de estrés que se han producido en los pasos anteriores. Esto implica a su vez, que el error cometido en cada paso intermedio al realizar la extrapolación directa se irá reduciendo con cada nuevo paso intermedio introducido, ya que en cada nuevo paso se está teniendo en cuenta una nueva actualización de las condiciones de estrés y, por tanto, el cálculo será más preciso. Todo esto permitirá, en definitiva, que el esquema de salto sea adaptativo y los saltos se vayan colocando de forma que mejoren la precisión conseguida. La Figura 3-25 muestra la representación del procedimiento llevado a cabo por esta segunda opción. Figura 3-25. Procedimiento para la elección del siguiente valor de 𝛿𝑉𝑡ℎ𝑖 en la opción que fija el número de pasos intermedios a realizar.
91 Un último aspecto fundamental a destacar es que el tiempo necesario para calcular el siguiente salto es despreciable con respecto al tiempo de las simulaciones eléctricas, siendo para el peor caso del orden del 1% del tiempo necesario para realizar un análisis transitorio [172]. A continuación, se exponen una serie de experimentos para ilustrar sobre el rendimiento de la solución propuesta, sus características y sus principales ventajas. En primer lugar, se realizará la comparación entre el empleo de la escala adaptiva del método propuesto y las escalas fijas con paso lineal y logarítmico. Para este experimento, el circuito empleado es un espejo de corriente simple implementado con transistores PMOS como el de la Figura 3-2, por tratarse de una estructura simple que permite el estudio del link bidireccional. En primer lugar, se realiza el cálculo de la degradación empleando un elevadísimo número de pasos intermedios, concretamente 1000, con objeto de disponer de un estándar preciso con el que comparar los resultados. A continuación, se realizan simulaciones utilizando la escala lineal, la logarítmica y el método propuesto, variando en cada caso el número de pasos intermedios empleados. El resultado obtenido se representa en la Figura 3-26. Concretamente, esta figura muestra para cada caso simulado, el error relativo en el cálculo de la degradación del transistor de entrada del espejo (M1). Nótese que, en este dispositivo, la variación de las condiciones de estrés depende sólo de su propia degradación. La ventaja de usar el método propuesto frente a las escalas fijas de los simuladores comerciales se muestra a simple vista. Aunque evidentemente, para un número de pasos elevados, todas las soluciones llegan a un resultado preciso, el número de pasos que necesita la solución propuesta para alcanzar dicha precisión es mucho menor, por lo que resulta mucho más eficiente. La conclusión a la que se puede llegar con este resultado es a que, efectivamente, ser preciso o eficiente en la actualización de las condiciones de estrés permite ser preciso y eficiente en el cálculo de la degradación. Figura 3-26. Error relativo en el cálculo de la degradación empleando diferentes métodos de salto.
92 El siguiente estudio se lleva a cabo sobre un circuito OPAMP Miller de dos etapas como el de la Figura 3-10. En la Figura 3-27, se muestran los resultados obtenidos al emplear los diferentes métodos de salto al cálculo de la degradación de dos prestaciones del OPAMP, la frecuencia de ganancia unidad (fu) y la ganancia en DC (A0). Sendas gráficas muestran el error relativo cometido empleando un número diferente de pasos en cada caso. Las gráficas reflejan que en el rango donde el error cometido es relativamente bajo, las soluciones propuestas presentan un mejor rendimiento que las soluciones comerciales. Otro aspecto a destacar es que la opción 1 del algoritmo propuesto, que fija la precisión y deja libre el número de pasos a realizar, funciona de forma eficiente y similar a aquella que fija el número de pasos y optimiza la distribución de los mismos. Esto es consecuencia, y a la vez prueba, de que ambas propuestas tienden a la misma solución óptima, sólo que cada una lo hace con una aproximación diferente. En este sentido, la Figura 3-28 muestra una relación extraída entre el número de pasos necesarios y la variación de tensión umbral permitida en cada paso para este ejemplo. Si la variación de degradación (∆𝑉𝑡ℎ) permitida entre actualizaciones de las condiciones de estrés es baja, será necesario llevar a cabo un elevado número elevado de saltos (actualizaciones). Si contrariamente, se permite mucha degradación entre saltos, se realizarán pocos saltos Figura 3-27. Error relativo en el cálculo de la degradación de las prestaciones del OPAMP-
93 intermedios. Evidentemente, cuanto mayor sea el número de saltos intermedios, menor será la degradación entre saltos. Esta es la explicación a por qué los dos métodos del algoritmo representan dos perspectivas de una misma solución. La diferencia radica en qué quiere acotar el diseñador o usuario de la herramienta. Si quiere establecer un estándar de precisión, fijará la máxima ∆𝑉𝑡ℎ permitida entre saltos, dando los pasos que sean necesarios. Si quiere establecer un máximo consumo de CPU, fijará el número máximo de saltos. Por último, la conclusión que se puede alcanzar con este experimento es que, ser preciso en la actualización de las condiciones de estrés y, por tanto, en el cálculo de la degradación, repercute a su vez, en ser preciso a la hora de evaluar las prestaciones de un circuito. 3.4.2.4. Caso de estudio Una vez conocidas todas las características y detalles de la implementación del simulador de fiabilidad propuesto en esta tesis, se procede a mostrar un ejemplo de su uso. El circuito escogido para realizar este ejemplo será el OPAMP Miller de dos etapas de la Figura 3-10. La configuración seleccionada en este caso es la de incluir variabilidad de proceso y mismatch para la TZV además de la TDV. El método empleado para evaluar la contribución conjunta de la TZV y la TDV, es el método C explicado en el apartado 3.4.2.2. El tiempo final objetivo seleccionado es de un año y se empleará el método de selección de pasos intermedios que hace uso del algoritmo adaptativo, presentado en el apartado 3.4.2.3, con la opción de fijar el número de pasos a 20. La temperatura del análisis se fija a 25ºC y el número de muestras de variabilidad utilizado para realizar el análisis de Monte-Carlo es de 1000. Las principales prestaciones consideradas serán la ganancia en DC y el producto ganancia ancho de banda (GBW). Las restricciones que se imponen sobre las prestaciones para evaluar el TDY en el tiempo final son que el margen de fase del OPAMP sea superior a 60º y que todos los transistores del circuito se encuentren operando en su correcta región de operación (M1-M8 operando en saturación y M9 operando en la región lineal). La configuración del simulador y el ajuste del análisis de fiabilidad puede hacerse tanto por la línea de comandos, como empleando la interfaz del simulador mostrada en la Figura 3-13. El tiempo total necesario para llevar a cabo la simulación sobre un procesador de 2.4-GHz fue de 120 segundos. Figura 3-28. Relación entre el porcentaje de variación de tensión umbral (degradación) permitida entre saltos y el número de saltos necesarios.
94 La Figura 3-29 muestra en la parte superior los histogramas de la distribución tanto de las muestras frescas del circuito (bajo la presencia de TZV) como envejecida (bajo el impacto de TZV+TDV) para las dos prestaciones mencionadas (GBW a la izquierda, ganancia en DC a la derecha). La parte inferior de la figura muestra las respectivas funciones de distribución acumulada (CDF) para cada caso [175]. Puede observarse como en ambos casos no sólo ocurre un desplazamiento del valor promedio de las distribuciones, sino que la dispersión de las mismas aumenta. En el caso del GBW, una parte importante de las muestras sufre una notable degradación. En el caso de la ganancia en DC, la degradación ha provocado particularmente que la mayor parte de las muestras de la distribución envejecida tengan un valor de prestación por encima del valor promedio en fresco. Sin embargo, en contraposición, la dispersión de la distribución envejecida ha aumentado de forma muy considerable. CASE también permite analizar la degradación individual de cada dispositivo del circuito. Actualmente, esta degradación se muestra como una degradación de la tensión umbral de los dispositivos, al ser éste el parámetro con el que los modelos de TDV empleados modelan la degradación, si bien, podría adaptarse el simulador para considerar otros parámetros siempre que la información fuera proporcionada por los modelos TDV. En cualquier caso, la Figura 3-30 muestra la degradación resultante para cada uno de los transistores del circuito de ejemplo. Como el modelo TDV es estocástico, en dicha figura se muestran los datos representativos a las distribuciones de cada transistor. En este sentido, se representa el valor promedio de la degradación como una barra azul para los transistores PMOS y amarilla para los NMOS, la desviación típica se representa con la barra de error verde, mientras que las barras de error roja indican los valores mínimos y máximos obtenidos en la distribución. Es también posible realizar representaciones bidimensionales y tridimensionales de las distribuciones estadísticas de las prestaciones obtenidas en el análisis de Monte-Carlo. Por ejemplo, la Figura 3-11 utilizada en la introducción de este capítulo, se corresponde con la representación de las prestaciones GBW y ganancia en DC de todas las muestras simuladas en este ejemplo. De estas muestras, el porcentaje que cumple con las restricciones impuestas en este ejemplo fue del 63.33%. Por último, existe la opción de representar las muestras de una prestación frente a la degradación de la tensión umbral de uno de los dispositivos. Este tipo de figuras Figura 3-29. Histogramas y CDF de las prestaciones del circuito.
95 proporciona información sobre la posible sensibilidad de las prestaciones a la degradación de determinados dispositivos. Por ejemplo, la Figura 3-31 muestra, respectivamente, el valor de las prestaciones de la ganancia en DC y del GBW frente a los valores de degradación de la tensión umbral del transistor M8. Mientras que los valores de la ganancia en DC parecen no mostrar correlación con la degradación de M8, parece que conforme se incrementa la degradación en dicho dispositivo, se produce un aumento en los valores del GBW del OPAMP. Por otro lado, respecto al uso del simulador, es importante comentar que la interfaz de CASE dispone de diferentes opciones para mostrar y seleccionar los resultados obtenidos en una simulación, todo ello de forma sencilla y amigable. Por ejemplo, en la Figura 3-32 se muestra la opción de representar en la interfaz los resultados en formato tipo “tabla” del caso de uso presentado. Existen opciones tanto para ver los resultados estadísticos de las prestaciones, como de la degradación de los dispositivos que componen el circuito. Es posible así mismo realizar filtrados, por ejemplo, para obtener los datos estadísticos sólo de aquellos diseños que cumplen las especificaciones en el tiempo objetivo. Respecto a las diferentes opciones de representación gráfica que ofrece la interfaz, la Figura 3-33 muestra la propia ventana de ayuda de la interfaz y expone todas las posibilidades disponibles, muchas de las cuales se corresponden con las figuras que se han mostrado y explicado previamente en este apartado. Un comentario adicional de la representación usando la interfaz se muestra en la Figura 3-34, donde se realiza la representación tridimensional de la frecuencia de ganancia unidad (fu), la ganancia en DC (a0) y el margen de fase (pm) del caso de uso presentado en este apartado. En dicha representación se indican con distinto color aquellos diseños que cumplen con las restricciones impuestas en la simulación. Los diseños que aparecen representados con círculos azules serían aquellos que cumplen las especificaciones, mientras que los que aparecen con cruces rojas no. Figura 3-30. Variación de la tensión umbral (degradación) incluyendo TZV y TDV en cada uno de los transistores del circuito.
96 Figura 3-31. Representación de las prestaciones frente a la degradación del transistor M8. Figura 3-32.Captura de la interfaz de CASE que muestra la representación de resultados de las prestaciones en formato tabla.
97 Figura 3-33. Captura de la ventana de ayuda para representaciones gráficas de la interfaz de CASE. Figura 3-34. Captura de la representación tridimensional de prestaciones realizada desde la interfaz de Case.
98 3.4.3. Herramienta para el cálculo del lifetime. Además de realizar simulaciones de fiabilidad que permiten conocer el impacto de la variabilidad sobre las prestaciones de un circuito en un tiempo objetivo, CASE integra una herramienta con la que es posible calcular el lifetime de un circuito, entendiendo como lifetime la definición descrita en el apartado 3.2 y que, a su vez, utiliza otros conceptos descritos en dicho apartado como el yield dependiente del tiempo o TDY. Es importante destacar que este cálculo de lifetime se lleva a cabo haciendo uso del simulador de fiabilidad estocástico descrito en el sub-apartado anterior y, concretamente, también utiliza el algoritmo de salto adaptativo descrito en su correspondiente sub-apartado. Evidentemente, los objetivos de este cálculo son nuevamente que el resultado obtenido sea lo más preciso posible, pero a su vez, que el tiempo de cómputo necesario sea el menor posible. En definitiva, el objetivo del método es buscar la máxima eficiencia computacional en términos de precisión frente a coste computacional. En este sentido, uno de los mayores inconvenientes que presenta el cálculo de lifetime cuando se utiliza un simulador estocástico, es que la evaluación de las prestaciones del circuito en cada paso intermedio requiere la realización de un análisis de Monte-Carlo, aumentando muchísimo el coste computacional. Teniendo en cuenta estos aspectos, la solución propuesta en esta tesis es la que se describe a continuación. En primer lugar, para evitar realizar evaluaciones innecesarias, es posible definir una ventana temporal mediante un tiempo mínimo Tmin y un tiempo máximo Tmax, donde llevar a cabo el análisis de lifetime. En segundo lugar, al emplearse el algoritmo de salto adaptativo descrito en el sub-apartado 3.4.2.3, es necesario establecer un valor 𝛿𝑉𝑡ℎ que fijará la máxima degradación en la tensión umbral que será permitida entre saltos temporales en cada dispositivo. Además, será necesario incluir las restricciones sobre las prestaciones, que serán utilizadas para el cálculo del TDY en cada paso, así como un valor de TDY mínimo (TDYmin) que será el umbral que marcará el lifetime del circuito. Por último, el usuario deberá escoger el número de muestras de variabilidad que serán utilizadas para realizar el análisis de Monte-Carlo en la evaluación de las prestaciones. Este número, deberá ser lo suficientemente alto para asegurar que el resultado estadístico obtenido del TDY es lo suficientemente preciso. El flujo completo del método propuesto se muestra en Figura 3-35 [176]. La idea clave del método se basa en que utilizar un número elevado de muestras para el análisis de Monte-Carlo (requeridas para alcanzar la precisión deseada) es computacionalmente costoso y, por tanto, en una primera fase, en lugar del número de muestras MC escogidas por el usuario para el cálculo preciso, se utilizará un número reducido de muestras MC/K, donde K sería el factor de reducción de muestras para realizar una estimación del lifetime de forma menos precisa, pero mucho más rápida computacionalmente. En el momento en el que se encuentra el lifetime estimado, esto es, si en un paso el cómputo del TDY estimado es inferior a TDYmin, se realiza un nuevo análisis de Monte-Carlo en ese punto, pero en este caso, empleando el número total de muestras MC definido por el usuario. Desde ese momento, el resto del cálculo del lifetime se lleva a cabo de forma precisa, utilizando siempre el número total de muestras MC. Nótese que, para evitar confusiones, al cálculo de TDY y lifetime realizado con el número completo de muestras se le denominará TDY calculado y lifetime calculado, mientras que, en el caso de haber empleado el número reducido de muestras, se denominarán TDY estimado y lifetime
105 degradación, la misma medida que se realizó sobre el CUT fresco se lleva a cabo de nuevo bajo las mismas condiciones de operación nominal, pero en esta ocasión, sobre el circuito envejecido o degradado. La diferencia resultante entre la medida de caracterización con el CUT fresco y con el CUT envejecido es lo que determinará la degradación. Pese a que este proceso puede resultar muy intuitivo, existen una serie de ideas fundamentales que conviene destacar. En primer lugar, debe considerarse la importancia de la caracterización en fresco. Por un lado, el comportamiento eléctrico de las distintas muestras de un mismo dispositivo, incluso dentro de un mismo chip de KIPT, será diferente incluso antes de sufrir ninguna degradación debido a la TZV, por lo que caracterizar las prestaciones y/o parámetros de cada circuito en fresco es fundamental. Además, esta caracterización en fresco es más importante aún si se tiene en cuenta que tras la degradación se realizará una nueva caracterización de las prestaciones o los parámetros del circuito envejecido o degradado, de forma que, para evaluar la degradación debida a la TDV, será necesario comparar esa medida o caracterización “final” con la caracterización en fresco. Otro aspecto fundamental, es el hecho de que, a la hora de realizar un estudio de degradación sobre un circuito, no es práctico hacer trabajar al mismo en sus condiciones nominales de operación. Esto conllevaría que, para observar una degradación significativa, habría que esperar un largo periodo de tiempo (posiblemente de incluso años). En su lugar, en el marco del estudio empírico de la degradación por envejecimiento, se suelen emplear técnicas de sobre-estrés o estrés acelerado. Estas técnicas se basan en la necesidad de aplicar en los test de degradación unas condiciones de estrés (condiciones de operación) que se encuentren por encima del rango nominal de operación de la tecnología empleada en los CUTs que van a ser testados, con el fin de acelerar los mecanismos de degradación. Como se comentó en el capítulo 2, la degradación por envejecimiento además de tener una dependencia temporal, muestra una importante dependencia con la temperatura y con las tensiones aplicadas a los terminales de los circuitos. En este sentido, aplicar temperaturas o tensiones elevadas, por encima de las condiciones nominales de operación, acelerará de forma significativa los mecanismos de degradación. Esto hace que sea posible observar en tiempos prácticos, en términos de caracterización en el laboratorio, fenómenos de degradación en los circuitos que permitan establecer las dependencias del aging con las condiciones aplicadas. En lo que se refiere a esta tesis, se ha decidido centrar el estudio en la dependencia de la degradación con las condiciones de estrés en tensión, entre otras razones, porque la dependencia del aging con las tensiones aplicadas es más fuerte que con la temperatura. No obstante, la caracterización de la dependencia con la temperatura de los mecanismos de degradación es, por supuesto, muy importante, pero se ha decidido en primera instancia, en el tiempo de laboratorio disponible, realizar el estudio de las dependencias con las condiciones de estrés en tensión. Por su parte, el estudio de la dependencia con la temperatura, queda planteado como uno de los trabajos futuros a llevar a cabo. De esta forma, las condiciones de sobre-estrés aplicadas en este trabajo siempre se corresponden con la aplicación en los terminales de los CUTs de tensiones que se encuentran por encima del rango de operación nominal de la tecnología. Es decir, dependiendo de las características de cada dispositivo será posible encontrar a lo largo de la tesis experimentos o test donde las tensiones aplicadas pueden alcanzar los 2.5V o incluso los
106 3.3V, muy por encima de los 1.2V de la tecnología empleada en los CUTs testados (UMC-65nm). Por otro lado, es muy importante entender que la caracterización del CUT envejecido en este tipo de medidas es dependiente del tiempo. Hay que destacar que esta dependencia no sólo tiene que ver con el tiempo y las condiciones de sobre-estrés aplicadas en la fase de degradación, que irán provocando la degradación progresiva del dispositivo, sino que también, dependerán de qué ocurre cuando éstas dejen de aplicarse. En este sentido, es posible que se relajen las condiciones de estrés u operación del CUT al rango de condiciones nominales de operación, o bien, que éste se deje en reposo (sin caída de tensión entre ninguno de sus terminales). En cualquier caso, en estas circunstancias se producirán fenómenos de recuperación. Teniendo esta dependencia en consideración, puede distinguirse que, en el trabajo desarrollado en esta tesis, se van a llevar a cabo dos tipos de caracterización envejecidas (después del estrés) diferentes. La primera de ellas consiste en llevar a cabo una medida que permita observar la evolución a lo largo del tiempo de cómo los fenómenos de captura y emisión de carga de los defectos en los dispositivos afectan a los parámetros o prestaciones de los circuitos. El procedimiento llevado a cabo en este caso consiste, en hacer operar al CUT en condiciones de operación dentro del rango nominal de tensiones, inmediatamente después de quitar el estrés (sin pasar por el estado de reposo). La razón es que, en términos de las dinámicas de los defectos, tal como se ha explicado en el capítulo 2, con este proceder se fomenta la probabilidad de que defectos que fueron capturados debido a las condiciones de sobre-estrés sean liberados a operación nominal. Esto es debido a que el hecho de pasar de unas condiciones de sobre-estrés muy exigentes para el CUT, a unas condiciones de operación nominal, más relajadas para el mismo, implica que la probabilidad de ocupación habrá cambiado, o lo que es equivalente, que los tiempos de emisión de algunos defectos ocupados se reduzcan considerablemente y sean emitidos en un periodo de tiempo relativamente corto. Esta situación transitoria, hace que, de cara a observar la dinámica de los defectos, la ventana temporal más interesante para realizar la medida sea justo después de dejar de aplicar el sobre-estrés al CUT. A modo de ejemplo, la Figura 4-2 muestra el aumento discreto de la corriente en un transistor PMOS justo después de que se haya pasado de condiciones de sobre estrés a unas condiciones de operación nominal. Esta “recuperación de corriente” en forma de saltos discretos se corresponde con defectos o cargas que están siendo liberadas [1], [3], [106], [135]. A este tipo de medidas, en el marco de esta tesis, se les denominará medidas de caracterización de la evolución temporal de las prestaciones en función de las dinámicas de los defectos o, más brevemente, medidas de caracterización dinámica. Por otro lado, el objetivo del otro tipo de medidas de caracterización llevadas a cabo, es el de caracterizar en un instante de tiempo concreto, un parámetro o prestación del CUT. En este caso, debe tenerse en cuenta que, debido a los efectos de recuperación, el valor instantáneo de las prestaciones irá cambiando a lo largo del tiempo. Por ejemplo, volviendo al caso de la Figura 4-2, si se caracterizara como prestación del transistor su corriente de drenador, se obtendrían distintos valores en los tramos indicados en la figura como 1, 2 o 3 debido a que en cada intervalo indicado, el número de defectos ocupados y por tanto la contribución total a la degradación de la tensión umbral del dispositivo es diferente. En lo referente a esta tesis, este tipo de medidas instantáneas de las prestaciones
107 se realizan con el objetivo de caracterizar la degradación permanente que han sufrido las prestaciones de un CUT. Por tanto, debe tenerse en cuenta que será conveniente no sólo evitar realizar esta medida justo después de eliminar el estrés, sino dejar al circuito en reposo durante un tiempo prolongado, todo lo que se considere viable en términos prácticos del tiempo de medida, de forma que se produzcan todos los fenómenos de recuperación posibles. Debe recordarse que cuanto más bajas sean las condiciones de estrés, antes se producirán los fenómenos de recuperación, por lo que dejar el circuito en reposo acelerará este proceso al máximo posible. Procediendo de esta forma, la idea es alcanzar dentro de una ventana de tiempo asumible, una situación estática (o cuasiestática) en la que no se esperan observar más fenómenos de recuperación o, al menos, donde se espera que la mayoría de los fenómenos de recuperación ya hayan tenido lugar. En esta situación, es posible asumir que la degradación observada tras caracterizar el CUT tras este periodo de reposo, se deberá en gran medida a la componente del daño permanente no recuperable (en función, evidentemente, de las ventanas experimentales utilizadas). Desde otra perspectiva, la caracterización del daño permanente (o no recuperado), busca realizar la caracterización en un momento en el que la caracterización de la prestación se realizará en una situación estática o cuasi-estática en lo que se refiere a defectos que están ocupados/libres. Por esta razón, en el marco de esta tesis, a este tipo de medidas se les ha denominado caracterización en una situación estática en lo que se refiere a la dinámica de los defectos, o de forma reducida, medidas de caracterización estática. En este sentido es importante remarcar que los términos caracterización dinámica y estática empleados en este capítulo y en los siguientes, hacen referencia a si se está observando la evolución de las dinámicas de los defectos o si se está considerando una situación estática en estos términos. No debe confundirse con las definiciones de caracterización o medidas dinámicas y estáticas en términos de la naturaleza de las medidas eléctricas llevadas a cabo. Sobre la mayoría de los CUTs medidos en esta tesis, se llevarán a cabo experimentos en los que se realizarán los dos tipos de caracterización explicadas. La Figura 4-3, muestra Figura 4-2. Recuperación en saltos discretos de la corriente sobre un transistor PMOS.
108 el flujo general de dichos experimentos. En primer lugar, se realizará la caracterización en fresco de las prestaciones o parámetros del CUT que vayan a ser estudiadas. A continuación, se procedería con la degradación del CUT haciéndolo operar a unas condiciones de sobre-estrés, durante un tiempo definido, por ejemplo, 100 o 1000 segundos. Inmediatamente después, justo en el instante en que finaliza el tiempo de estrés, se hace operar al CUT en condiciones de operación nominal (las mismas que las utilizadas en la caracterización en fresco para la prestación evaluada), para llevar a cabo la caracterización dinámica con el CUT degradado o envejecido. En esta tesis, se suele emplear normalmente un tiempo de 100 segundos para esta caracterización. A continuación, se dejará el CUT en reposo durante un tiempo determinado, en esta tesis, típicamente una semana, de forma que se pueda asumir que gran parte de los fenómenos de recuperación hayan tenido lugar en ese periodo. Finalmente, sobre la situación estática en términos de degradación, se lleva a cabo una caracterización estática de las prestaciones o parámetros que se caracterizaron en fresco para evaluar así la degradación permanente que ha sufrido el CUT. 4.3. Arquitectura general del chip KIPT. 4.3.1. Introducción. El chip KIPT está diseñado utilizando la tecnología UMC 65-nm. Incluye 4 matrices de gran tamaño con celdas que consisten en pequeños bloques o circuitos. Además de la matriz que incluye pequeños bloques básicos, utilizada en esta tesis y que se encuentra en la parte inferior izquierda, tal como se aprecia en la Figura 4-4, existen también dos matrices con celdas de osciladores en anillo (ROs) y una matriz con celdas que incluyen memorias SRAMs y amplificadores de detección (sense amplifiers). En definitiva, el chip se divide en dos bloques eléctricamente aislados. En el bloque izquierdo, se encuentra la matriz de bloques básicos y la de SRAMs y amplificadores de detección. Por su parte, el Figura 4-3. Proceso de medida que incluye un proceso de caracterización tanto estática como dinámica.
109 bloque derecho incluye las dos matrices de ROs. El tamaño concreto de celdas correspondiente a cada matriz es: Matriz de bloques básicos: 35 columnas y 28 filas. Matriz de SRAMs y amplificadores de detección: 26 columnas y 36 filas. Matriz de osciladores en anillo 1: 16 columnas y 16 filas. Matriz de osciladores en anillo 2: 16 columnas y 16 filas. Existe una lógica digital de selección que permite la selección y el acceso individual a cada una de las celdas de cada matriz, denominadas Celdas Unitarias o Unity Cells. A su vez, cada Unity Cell incluye el circuito de prueba bajo estudio o CUT y una lógica de control que permite habilitar o deshabilitar una serie de puertas de transmisión que permiten conectar los terminales del CUT a los diferentes pads del chip para su acceso desde el exterior, o bien, conectar dichos terminales a los anillos de polarización internos para situar al CUT en reposo (sin caída de tensión entre sus terminales). Figura 4-4. Layout del chip KIPT en el que se ilustra las diferentes matrices incluidas.
110 4.3.2. Descripción de pads. El anillo de pads de KIPT puede observarse en la Figura 4-5. Respecto a la distribución de los mismos, puede observarse que los pads correspondientes a señales digitales se encuentran principalmente a los lados del chip (según la Figura 4-5). Entre los pads digitales, pueden encontrarse aquellos empleados tanto para la lógica de selección de las Unity Cells, como aquellos de la lógica de control utilizada para controlar las puertas de transmisión en los terminales de los CUTs. Así mismo, en la parte superior e inferior se encuentran principalmente los pads destinados a las señales analógicas que se conectarán a los terminales de los CUTs. Para controlar las pérdidas óhmicas, en aquellos pads utilizados para aplicar señales analógicas que conecten con los terminales de un CUT que no sean la puerta de un transistor, se utilizarán conexiones de tipo Force & Sense. Como se muestra de forma conceptual en la Figura 4-6, este tipo de conexiones consisten en una conexión Kelvin que permite aplicar en el terminal denominado como Force, la tensión necesaria para que, en el nodo interno del chip correspondiente al terminal de un CUT, se esté aplicando la tensión deseada de forma precisa. Esto se consigue gracias a la realimentación proporcionada por la línea de Sense. El uso de este tipo de conexiones en este tipo de trabajos es muy importante ya que es necesario tener certeza y ser precisos a la hora de aplicar las condiciones de estrés a un CUT durante un experimento empírico de fiabilidad. Evidentemente, en el caso de que el terminal de un CUT se corresponda con la puerta de un transistor, no es necesario utilizar este tipo de conexiones ya que, al no circular corriente por la línea, salvo posibles corrientes de fuga, no se producirán pérdidas óhmicas relevantes. En la Figura 4-5, los pads que se corresponden con conexiones de tipo Force & Sense, han sido etiquetados respectivamente con las terminaciones XXX_F y XXX_S. Figura 4-5. Anillo de pads del chip KIPT donde se indican los pads utilizados por la matriz de bloques básicos.
111 Como se explicará en el próximo apartado, existen tres dominios o rangos de tensión diferentes coexistiendo en KIPT. A modo de ejemplo, en la Figura 4-5 se indican alguno de los pads utilizados para la polarización de los diferentes dominios. Por último, existe una señal/pad de reset general del chip KIPT, que se activa a nivel bajo y que sitúa de forma asíncrona a todas las Unity Cells de cada una de las matrices en el estado de reposo. 4.3.3. Polarización y dominios de tensión. Los tres dominios o rangos de tensión de polarización que existen en el chip KIPT son los siguientes: El dominio de las señales digitales internas al núcleo del chip, que abarca desde los 0V hasta los 1.2V y que utiliza los pads VSS y VDD respectivamente para la polarización del chip. Este dominio es empleado por toda la electrónica digital relativa a las señales de control, tanto para la selección de las Unity Cells como para la activación de las puertas de transmisión. Esta electrónica ha sido diseñada empleando una tecnología comercial de transistores de 1.2-V CMOS. El dominio de las señales analógicas cuyo rango de polarización comprende desde los 0V hasta los 3.3V y que utiliza los pads VSSA y VDDA respectivamente para la polarización del chip. La razón de la existencia de este segundo dominio de tensiones es la necesidad de aplicar tensiones de sobre-estrés para llevar a cabo los experimentos de fiabilidad y evaluar la degradación sobre los CUTs. El dominio utilizado para polarizar el anillo de pads y establecer el rango de las señales digitales provenientes del exterior del chip, cuyo rango de polarización comprende desde los 0V hasta los 2.5V y que utiliza los pads VSSIO y VDDIO respectivamente. Figura 4-6. Esquema conceptual de la conexión Force and Sense.
112 4.3.4.Lógica digital de selección de Unity Cell. La selección de una Unity Cell dentro de una matriz se lleva a cabo haciendo uso de sendos decodificadores de fila y columna relativos a dicha matriz. Concretamente, las dos matrices de ROs comparten los decodificadores de filas y columnas. Del mismo modo, también comparten sus decodificadores la matriz de bloques básicos y la de SRAMs y amplificadores de detección. Dependiendo del número de filas y columnas de estás matrices, en el chip KIPT pueden encontrarse decodificadores de 4, 5 o 6 bits. Debe tenerse en cuenta que hay disponibles un total de 64 pads, para todas las entradas y salidas, tanto para las señales digitales como analógicas. En este sentido, debido a la limitación en el número de pads disponibles, los n bits de entrada digital a los decodificadores no son accesibles directamente desde los pads. En su lugar, estos n bits son introducidos en serie e internamente transferidos haciendo uso de un registro de desplazamiento o shift register. Básicamente estos registros de desplazamiento se componen de un conjunto de biestables tipo D conectados en cadena, de forma que la salida de cada uno de ellos se corresponde con la entrada de otro. La Figura 4-7, muestra en la parte superior el esquemático y el layout de un registro de desplazamiento de 6 bits. En la parte inferior de la figura se ilustra a modo de ejemplo las señales que intervienen en el proceso de selección de una celda, concretamente se muestra la selección de la celda de la fila 39 y columna 18. Todos los biestables se controlan mediante la misma señal de reloj, habilitándose o reseteándose de forma simultánea. La entrada a los mismos viene directamente de los pads mientras que la salida consiste en un bus con tantas líneas como bits tenga el decodificador al que esté conectado. En concreto, como puede observarse en la parte inferior de la Figura 4-7,se utilizan un total de 4 pads/señales: dos para introducir la señal de entrada a los registros de desplazamiento para las filas (IROW) y columnas (ICOL) y dos señales de reloj para controlar a cada uno de los bloques, CKR y CKC. Para la selección de una Unity Cell, los valores de fila y columna a seleccionar se introducen desde el bit menos significativo (LSB) al más significativo (MSB) a través de las líneas IROW e ICOL respectivamente. La correspondiente captura en cada uno de los registros de los bits introducidos se controla mediante las señales de reloj asíncronas CKR (para la fila) y CKC (para la columna). Finalmente, una vez que todos los bits han sido introducidos correctamente, estos son transferidos en paralelo a los decodificadores mediante la activación de una señal denominada DECOSET. El funcionamiento de los decodificadores de cada fila o columna es sencillo, cada señal de entrada a los mismos se introduce en un sencillo bloque de lógica combinacional cuya salida sólo se activará si la señal de entrada se corresponde con dicha fila/columna. Evidentemente, cada posible combinación de entrada a los decodificadores se corresponde con una única salida destinada a la selección/activación de una determinada Unity Cell. La Figura 4-8 muestra a modo de ejemplo, el esquemático y layout de uno de los decodificadores de 6 bits empleado en la matriz de bloques básicos. 4.3.5. Descripción general de una Unity Cell. Para cerrar este apartado se describirán brevemente y desde una perspectiva general los aspectos comunes que tienen las Unity Cells, independientemente del tipo de CUT alojado en su interior. En el siguiente apartado (4.3), se particularizarán los detalles de
113 cada una de las Unity Cells que se emplean en los experimentos llevados a cabo en esta tesis. El esquema general de una Unity Cell se representa en la Figura 4-9 [203]. En la parte izquierda de la figura se encuentra la lógica de control, realizada con puertas lógicas y biestables. En la parte derecha de la figura se encuentra el CUT y conectado a cada uno de sus terminales las diferentes puertas de transmisión que habilitan o deshabilitan su conexión con los pads. En caso de que la Unity Cell haya sido seleccionada mediante la lógica de selección descrita en el apartado anterior, las señales de fila y columna (ROW y COL en la figura) activarán la lógica de control de la Unity Cell a través de la señal ENABLE de cada biestable. En tal caso, las señales de control X1, X2, X3 y X4, aplicadas desde los pads Figura 4-7. Esquemático, layout y ejemplo de funcionamiento de los registros de desplazamiento de la lógica de control para la selección de celdas en KIPT.
114 Figura 4-8. Esquemático y layout de uno de los decodificadores empleados en la lógica de control del chip KIPT. Figura 4-9. Esquema general de una Unity Cell del chip KIPT.
121 dichas etapas de forma aislada. Las dimensiones específicas de los CUTs se muestran en la Tabla 4-3, donde además se indica el número de CUTs de cada tipo disponibles por cada chip de KIPT, que en este caso, es de 56 para todos los dimensionamientos. Los inversores tipo buffer, por un lado, y los que tienen el dimensionamiento de una etapa de los Ros, por otro, emplean una Unity Cell distinta. Esto es debido al mayor tamaño de los inversores tipo buffer y a la mayor corriente que circula por sus transistores, por lo que, pese a que ambas Unity Cells son análogas en cuanto a elementos y líneas, el tamaño de las Unity Cells de los inversores tipo buffer es mayor. En este sentido, la mayor diferencia se da en la robustez y, por tanto, el tamaño de las llaves de transmisión empleadas en cada caso. 4.4.3. Espejos de corriente. En el caso de los espejos de corriente, se han incluido en la matriz de bloques básicos dos diseños diferentes, los cuales se muestran en la Figura 4-16. Por un lado, se tiene los espejos de corriente simple y por otro, los espejos de corriente Wilson mejorados, existiendo en ambos casos versiones tanto PMOS como NMOS, y de cada uno, a su vez, diseños de distinto dimensionamiento. Todos los espejos han sido diseñados para mantener un factor de copia de 1:1. Tabla 4-3. Inversores incluidos en la matriz de bloques básicos. CUT Unity Cell Dimensión PMOS Dimensión NMOS Nº de CUTs INVS1 Tipo 1: IB-TN W=270nm L=60nm W=180nm L=60nm 56 INVS2 Tipo 1: IB-TN W=450nm L=60nm W=300nm L=60nm 56 INVS3 Tipo 3: IS W=160nm L=80nm W=80nm L=80nm 56 INVS4 Tipo 3: IS W=160nm L=200nm W=80nm L=200nm 56 INVS5 Tipo 3: IS W=160nm L=400nm W=80nm L=400nm 56 Figura 4-16. Espejo de corriente Simple NMOS (arriba a la izquierda), espejo de corriente simple PMOS (arriba a la derecha), espejo de corriente Wilson mejorado NMOS (abajo a la izquierda) y espejo de corriente Wilson mejorado PMOS (abajo a la derecha).
122 Independientemente de que se trate de un espejo simple o de un espejo Wilson mejorado, existen dos tipos de Unity Cell. Una de ellas es empleada para los espejos PMOS y la otra para los NMOS. Estas Unity Cells, en lo que a elementos se refiere, son análogas en su composición con la diferencia de que los transistores de los espejos PMOS tienen conectado el sustrato a VDDA, mientras los de los espejos NMOS lo tienen a VSSA. En la Figura 4-17 se muestra la zona del CUT de las Unity Cells de los espejos de corriente. En la parte superior de la figura se muestra el caso para un espejo NMOS y en la inferior de un espejo PMOS. En dicha figura y sin pérdida de generalidad se muestran diseños de espejos de corriente simple. En el caso de un espejo Wilson mejorado, los terminales de entrada, salida y VDD se conectarían de la misma forma. El criterio de representación seguido es el mismo que para el caso de la representación de la Unity Cell del inversor de la Figura 4-14. En la Figura 4-17 puede observarse que tanto para el caso del espejo PMOS como NMOS, las llaves de transmisión que se activan con la señal de control XSB sitúan la misma tensión en todos los terminales del CUT, dejando a éstos, por tanto, en reposo. En el caso de los espejos NMOS esta tensión se corresponde con el anillo interno del chip que se encuentra a la menor tensión posible (VSSA) y en el caso de los PMOS con el anillo de polarización interno que se encuentra a la tensión más elevada posible (VDDA). Lo más característico de las Unity Cells de los espejos de corriente es que el terminal de salida es accesible de dos formas diferentes. Una de ellas es empleando una conexión del Figura 4-17. Zona del CUT de las Unity Cells de los espejos de corriente NMOS (arriba) y PMOS (abajo).
123 tipo Force and Sense para acceder directamente al terminal de salida del espejo. Al igual que en los inversores, en la conexión Force and Sense hay físicamente dos líneas con sendas puertas de transmisión controladas por la misma señal, en este caso XXS, pero una de ellas se omite en la representación. Por otro lado, el pad OUT_MEAS se conectará en el exterior a un potenciómetro, de forma que el terminal de salida del espejo quedará conectado a una carga lineal. La señal de control que habilita esta conexión es XXM. Por su parte, sólo habrá un tipo de conexión a los pads en el terminal de entrada del espejo. En este caso se trata nuevamente de una conexión de tipo Force and Sense cuyas puertas de transmisión son habilitadas o deshabilitadas por la señal de control XFS. La relación entre las señales digitales de los pads y las señales internas de control de las puertas de transmisión se muestra en la Tabla 4-4, mientras que el esquemático de la lógica de control de estas Unity Cells es mostrado en la Figura 4-18. Finalmente la Tabla 4-5 muestra el listado de todos los tipos de espejos incluidos en la matriz de bloques básicos de KIPT, indicando para cada uno de ellos, el diseño del espejo, el tipo de dispositivos empleados, el tipo de Unity Cell, las dimensiones de los transistores empleados y el número total de dispositivos incluidos por cada chip. Tabla 4-4. Relación entre las señales digitales de los pads y las señales internas de control para CUTs de tipo espejos de corriente. Entradas Digitales de los pads Señales internas de control X1 X2 X3 XFS XXM XXS XSB ‘0’ ‘0’ ‘1’ ‘0’ ‘0’ ‘0’ ‘0’ ‘0’ ‘1’ ‘0’ ‘1’ ‘0’ ‘1’ ‘0’ ‘1’ ‘0’ ‘0’ ‘1’ ‘1’ ‘0’ ‘0’ ‘1’ ‘1’ ‘0’ ‘1’ ‘1’ ‘1’ ‘0’ ‘0’ ‘0’ ‘0’ ‘0’ ‘0’ ‘0’ ‘0’ Figura 4-18. Lógica de control de las Unity Cells tipo espejo de corriente.
124 4.4.4. Etapas amplificadoras simples. En el caso de las etapas amplificadoras, el esquema de la zona del CUT de la Unity Cell empleada se muestra en Figura 4-19. Puede notarse que el diseño es muy parecido al de las Unity Cells empleadas para los inversores, con la inclusión de una llave de transmisión adicional, necesaria para poder conectar la puerta de ambos transistores de forma independiente. La gestión de las llaves de transmisión también es análoga a la de las Unity Cells de los inversores. La señal de control XSB habilita o deshabilita a todas las llaves de transmisión que sitúan a cada terminal de la etapa a la misma tensión y dejan al CUT en reposo. Por otro lado, la señal XFS controla las llaves de transmisión que conectan cada terminal de la etapa al correspondiente pad del chip. En definitiva, el esquemático de la lógica de control y la relación de las señales digitales de los pads con las señales internas de control de las llaves de transmisión, son exactamente las mismas que en el caso de la Unity Cell de los inversores y que fueron mostradas en la Tabla 4-2 y la Figura 4-15, respectivamente. Puede observarse también, que los terminales de VDD y salida del CUT emplean conexiones de tipo Force and Sense mientras que los terminales de entrada de la etapa no necesitan este tipo de conexión ya que se corresponden con los terminales de puerta de los transistores. Por su parte, el terminal de fuente del transistor NMOS, se encuentra siempre conectado al anillo interno del chip de la tensión de referencia más baja, esto es, a VSSA. Una de las principales ventajas de emplear este tipo de estructura es que, dependiendo del dimensionamiento de los dispositivos y de la polarización realizada sobre el circuito, es posible obtener un gran número de combinaciones de testado. Por ejemplo, dependiendo de la polarización aplicada, los roles del transistor que actúa como etapa amplificadora y del que actúa como carga, pueden intercambiarse entre el transistor PMOS y NMOS, Tabla 4-5. Espejos de corriente incluidos en la matriz de bloques básicos de KIPT. CUT DISEÑO TIPO Unity Cell Dimensiones Nº de CUTs SCMNS1 E.C. Simple NMOS Tipo 5: CMN W=160nm L=120nm 56 SCMNS2 E.C. Simple NMOS Tipo 5: CMN W=320nm L=120nm 56 SCMNS3 E.C. Simple NMOS Tipo 5: CMN W=320nm L=300nm 28 SCMPS1 E.C. Simple PMOS Tipo 6: CMP W=240nm L=120nm 56 SCMPS2 E.C. Simple PMOS Tipo 6: CMP W=480nm L=120nm 56 SCMPS3 E.C. Simple PMOS Tipo 6: CMP W=480nm L=300nm 28 WCMNS1 E.C. Wilson mejorado NMOS Tipo 5: CMN W=160nm L=120nm 28 WCMNS2 E.C. Wilson mejorado NMOS Tipo 5: CMN W=320nm L=120nm 28 WCMPS1 E.C. Wilson mejorado PMOS Tipo 6: CMP W=240nm L=120nm 28
125 duplicando así las opciones de testado. En este sentido, se han seleccionado 4 tipos de dimensionamiento diferentes donde, en dos de ellos, los transistores PMOS y NMOS se encuentran relativamente balanceados, esto es, ambos dispositivos son en principio capaces de proporcionar corrientes de similar magnitud para la misma caída de tensión entre sus terminales, mientras que, en los dos casos restantes, no es así. La principal diferencia entre los dos dimensionamientos donde los transistores están balanceados es el tamaño de los dispositivos, siendo las dimensiones mucho mayores en uno de los casos. Respecto a los diseños no balanceados, se ha optado por hacer dominante (en términos de capacidad de conducción) en un caso al transistor PMOS y en el otro al transistor NMOS. Cabe notar que el caso de los dispositivos balanceados no es común para el diseño óptimo de una etapa amplificadora, pero como se ha comentado anteriormente, el objetivo de las estructuras elegidas es proporcionar versatilidad de cara a la experimentación y al estudio del impacto de la variabilidad sobre los dispositivos. Finalmente la Tabla 4-6 muestra el listado de amplificadores de una etapa de fuente común incluidos en la matriz de bloques básicos de KIPT. Se indica también en dicha tabla las dimensiones de los transistores de cada etapa y el número total de dispositivos por cada muestra del chip. Para reducir los tiempos de diseño del chip y dado que la opción era asumible y, en definitiva, conveniente, se ha utilizado una misma Unity Cell para los cuatro dimensionamientos. Tabla 4-6. Etapas amplificadoras simples incluidas en la matriz de bloques básicos. CUT Unity Cell Dimensión PMOS Dimensión NMOS Nº de CUTs AMPS1 Tipo 4: A W=450nm L=60nm W=300nm L=60nm 28 AMPS2 Tipo 4: A W=80nm L=60nm W=80nm L=60nm 28 AMPS3 Tipo 4: A W=80nm L=400nm W=300nm L=60nm 28 AMPS4 Tipo 4: A W=80nm L=60nm W=80nm L=400nm 28 Figura 4-19. Zona del CUT de las Unity Cells de las etapas amplificadoras simples.
126 4.5. Montaje del laboratorio y PCB. 4.5.1. Introducción. El objetivo de este apartado es realizar una descripción del montaje del laboratorio y de los equipos utilizados para llevar a cabo los experimentos realizados sobre el chip KIPT. En el siguiente apartado (4.4.2) se realizará una descripción de los equipos implicados en los procesos de medida. Para la conexión de los equipos con los correspondientes pines del chip, se ha diseñado y fabricado para cada matriz incluida en KIPT una PCB dedicada. En el apartado 4.4.3 se realiza la descripción de la PCB utilizada para realizar los experimentos sobre la matriz de bloques básicos. 4.5.2. Montaje para la realización de experimentos. El esquema general del montaje del laboratorio es el mostrado en la Figura 4-20. La PCB es el elemento principal y central del mismo. El chip KIPT, para el que se ha utilizado un encapsulado del tipo JLCC68, se inserta en el centro de la PCB en un zócalo de fuerza cero que permite el acceso tanto a las señales digitales de control como a las señales analógicas de entrada y salida utilizadas. Por su parte, todo el proceso de medida se coordina a través de un ordenador. La comunicación con la DAQ se realiza a través de un puerto USB mientras que, con el resto de los equipos participantes, la comunicación se realiza mediante el estándar de comunicaciones GPIB que permite la conexión paralela de varios equipos en una topología tipo BUS. Los diferentes programas utilizados para llevar a cabo las medidas en el laboratorio han sido implementados usando Matlab™. De esta forma, desde el ordenador, se gestionará, por un lado, la fuente de alimentación controlable mediante GPIB (Agilent E3631), que será utilizada para realizar la polarización de la placa PCB y, por extensión, del chip KIPT. Por otro lado, desde el ordenador se envían las instrucciones necesarias a través del puerto USB para que el módulo de digitalización empleado (DAQ USB-6501 OEM) envíe las señales digitales pertinentes al chip KIPT (a través de la PCB), las cuales serán utilizadas para seleccionar las Unity Cells y para gestionar las llaves de transmisión de los CUTs seleccionados Figura 4-20. Bancada para la realización de experimentos sobre la matriz de bloques básicos.
127 durante el experimento a realizar. Por su parte, la comunicación del PC con el analizador de dispositivos semiconductores (Agilent B1500), permite la gestión de las señales analógicas, esto es, aplicar las condiciones de estrés seleccionadas para el test, así como también medir las señales de salida correspondientes, en ambos casos, tanto en términos de tensión como de corriente. En algunas ocasiones, para estresar los dispositivos, el abanico de estímulos que puede proporcionar el analizador B1500 para fijar las condiciones de estrés no es suficiente, sobre todo, cuando se quieren realizar estreses con señales AC de cierta frecuencia. En estos casos, estas señales son aplicadas desde un generador de ondas arbitrario (Agilent 33250A), controlando también dicho equipo desde el ordenador mediante instrucciones enviadas a través del BUS GPIB. Tanto para aplicar un estímulo en el chip como para realizar una medida con el analizador B1500, se emplean las unidades de fuente/medida o SMUs (Source/Measurement Unit), las cuales utilizan un conector triaxial para conectarse a la PCB. Estas unidades permiten o bien fijar una tensión y medir una corriente o, al contrario, fijar una corriente y medir una tensión. Además, con los SMUs es posible realizar conexiones del tipo Force & Sense, por lo que pueden compensarse las perdidas óhmicas internas al chip. Esto es muy interesante ya que, para los estudios de degradación, y sobre todo si se van a tener en cuenta los cambios sobre las condiciones de estrés para considerar el link bidireccional, es muy importante ser precisos a la hora de conocer y aplicar unas condiciones de estrés determinadas. Una última consideración a tener en cuenta es que, al esquema de la Figura 4-20, es posible incluirle un elemento adicional controlable por GPIB como la Thermonics T- 2420, añadiendo así la posibilidad de realizar medidas donde las condiciones de estrés no cambien sólo en términos eléctricos sino también de temperatura. Sin embargo, este equipo no ha sido incluido en la descripción de este apartado ya que todo el estudio realizado y presentado en esta tesis se ha realizado a temperatura constante, fijando la temperatura ambiente de la habitación. 4.5.3. PCB diseñada para las medidas sobre la matriz analógica. El esquema conceptual de la PCB utilizada en la realización de medidas sobre la matriz de bloques básicos se muestra en la Figura 4-21. El elemento central de la placa es un zócalo de fuerza cero para encapsulados del tipo JLCC68 que permite la inserción del chip KIPT. El resto de elementos presentes en la placa permiten la interacción práctica con los diferentes pines del chip que se emplean en la matriz de bloques básicos y que fueron mostrados en la Figura 4-5 de este capítulo. La PCB recibe la alimentación externa a través de los conectores indicados como VDDA y GND. La tensión proporcionada por la fuente de alimentación (5V) es adaptada mediante una serie de reguladores a los diferentes dominios de tensión del chip KIPT para su polarización. Por otro lado, se incluye un conector de 32 pines (32- pin IDC connector) que sirve de entrada a las señales digitales provenientes de la DAQ. Unidos a este conector, se encuentran una serie de módulos ADUM140E0BRZ. Estos módulos son aisladores digitales que regeneran las señales provenientes de la DAQ (que comparte una tierra ruidosa con el ordenador) convirtiéndolas en señales con la misma tierra que la PCB y el resto del montaje del laboratorio y, además, adaptando los niveles de tensión a los empleados por el chip (de 5V a los 2.5V que se emplean en las señales digitales que se
128 aplican al anillo de pads). De esta forma, se hacen llegar al chip todas las señales digitales de control para la selección de las Unity Cells, la gestión de las llaves de transmisión y la señal de reset general. Para acceder a los pines de cada una de las señales analógicas empleadas, la PCB incluye un conector triaxial. Además, aquellas pistas que sean susceptibles de conducir una corriente relevante, esto es, normalmente aquellas pistas que van a los pines “Force” de las conexiones Force & Sense, se encuentran apantalladas para reducir el ruido y la interferencia electromagnética de dichas líneas. El resto de líneas serán las líneas de Sense y aquellas que se conectarán internamente a los terminales de puerta de los transistores, por lo que la corriente que circula por ellas puede considerarse despreciable y no necesitan dicho apantallamiento. Al igual que en el anillo de pads, los conectores que van a pines que utilizan conexiones del tipo Force & Sense, se indican con la correspondiente etiqueta XXX_F y XXX_S. No existe un conector, pin, pad y línea interna al chip, por cada señal utilizada y cada tipo de CUT empleado. Estas líneas han sido “agrupadas” y son compartidas entre diferentes dispositivos conforme al tipo de señales que circularan por ellas. Concretamente, el criterio principal considerado ha sido la magnitud de las corrientes que circulan por las mismas. Básicamente, los espejos de corriente emplean unos conectores y el resto de dispositivos emplean el resto, salvo los amplificadores que utilizan una de las líneas “Sense” de los espejos (para la entrada adicional de la etapa). La Tabla 4-7 muestra los conectores/pines/pads empleados por cada tipo de dispositivo. El conector OUT_MEAS de la PCB se conecta al pin homónimo del chip, pero lo hace a través de una serie de potenciómetros ajustables. Esta salida será utilizada cuando quieran realizarse experimentos sobre los espejos de corriente en los que se desee que la salida de estos se encuentre conectada a una carga lineal, con el objetivo de hacerlo operar de una forma Figura 4-21. Esquema conceptual de la PCB de la matriz de bloques básicos.
129 similar a como podría operar en la realidad. En la Figura 4-22 se muestra una fotografía de la PCB descrita. 4.6. Conclusiones del capítulo. En este capítulo se ha descrito la arquitectura de KIPT, un chip que ha sido diseñado y fabricado para realizar experimentos que permitan estudiar el impacto de la variabilidad a nivel de circuito. Lidiar con la naturaleza estocástica de la TZV y de la TDV lleva al empleo de modelos estocásticos y a la necesidad de realizar medidas o experimentos de forma masiva. Esto implica que no bastará con realizar experimentos que caractericen distintas condiciones de operación y dimensionamientos de los circuitos, sino que, será necesario repetir varios experimentos sobre un mismo diseño de circuito a unas mismas condiciones para estudiar la estocasticidad. En este sentido, los circuitos que se estudiarán en esta tesis forman parte de una matriz heterogénea de bloques básicos del chip KIPT. La arquitectura matricial junto a la lógica de selección y el control de acceso a los terminales empleando llaves de transmisión, permiten llevar a cabo los experimentos masivos de forma eficiente. Esto, sumado al montaje de laboratorio presentado, con el uso de la PCB y del analizador de dispositivos que permite establecer las condiciones de estrés de los circuitos de forma precisa, empleando cuando es necesario conexiones del tipo Force and Sense, ofrecen el entorno necesario para implementar los experimentos realizados. Las medidas y resultados de estos experimentos serán presentados en los próximos capítulos para los inversores, espejos de corriente y etapas amplificadoras respectivamente. Tabla 4-7. Conexiones/Pines/Pads de los diferentes dispositivos de la matriz de bloques básicos. Dispositivo Conectores/Pins/Pads Transistores individuales VDD_F, VDD_S, INPUT, OUT_F, OUT_S Inversores VDD_F, VDD_S, INPUT, OUT_F, OUT_S Espejos de corriente INPUT_F, INPUT_S, OUT_STR_F, OUT_STR_S, OUT_MEAS Amplificadores VDD_F, VDD_S, INPUT, OUT_F, OUT_S, INPUT_S Figura 4-22. Fotografía de la PCB para la experimentación con la matriz de bloques básicos del chip KIPT.
130 Capítulo 5: Inversores. 5.1. Introducción. En este capítulo se presentan las medidas realizadas y los resultados obtenidos sobre los CUTs de tipo inversor incluidos en la matriz de bloques básicos de KIPT. El apartado 5.2 describe el tipo de experimentos realizados, esto es, las prestaciones y parámetros que se van a observar antes y después del envejecimiento del circuito y la forma en la que éstos se miden experimentalmente. Posteriormente, se presentan los diferentes procesos de degradación o envejecimiento a los que se someten los CUTs, es decir, se presentan las condiciones de estrés a las que han sido sometidos los dispositivos. Los distintos resultados obtenidos de los experimentos realizados son presentados en el apartado 5.3. Finalmente, el apartado 5.4 recoge las conclusiones del capítulo. 5.2. Medidas realizadas. La descripción de las medidas realizadas en este apartado se presenta tanto a nivel conceptual como técnico. Las características y la gestión de las Unity Cell, de tipo inversor han sido descritas en el apartado 4.4.2 del capítulo anterior, mientras que la Tabla 4-3 recoge los distintos tipos y dimensionamientos de este tipo de CUT. El proceso completo del experimento o medida realizada sobre los CUTs sigue un esquema como el mostrado en la Figura 4-3. Para el caso particular de los inversores, este flujo se especifica de la forma que se muestra en la Figura 5-1. Figura 5-1. Proceso de medida completo de un CUT tipo inversor.
233 tiempo de estrés, de 100 y 1000 segundos, y dos posibles rangos de tensión de estrés, de 2.8V y de 3.3V, existe la posibilidad de emplear como transistor de entrada de la etapa durante la degradación el transistor PMOS o bien, el transistor NMOS. Por otro lado, se emplearán tres tipos de estímulos de degradación, DC, AC con una frecuencia de 1kHz y AC con una frecuencia de 10kHz. Si a todas estas posibilidades, se le agrega la consideración de que existen cuatro dimensionamientos diferentes para este tipo de CUT, puede concluirse que se han llevado a cabo un total de 96 tipos de experimentos de degradación diferentes. La forma de llevar a cabo en el laboratorio la degradación de los dispositivos comparte características con lo explicado en el apartado 7.2.1.1 sobre la caracterización de las prestaciones a nivel de circuito. En primer lugar, será necesario establecer una polarización sobre los CUTs. Esta polarización será propiamente las tensiones establecidas en los terminales de los CUTs en el caso de que se haya optado por aplicar un estrés DC sobre los circuitos. Sin embargo, la problemática de establecer unas condiciones de sobre-estrés o estrés acelerado con señales AC sobre las etapas amplificadoras no es baladí. Inicialmente, puede pensarse que las tensiones de polarización pueden ajustarse por simulación de la misma forma que se hizo para el caso de las medidas de caracterización y, sobre esta polarización, aplicar los pequeños estímulos AC en la entrada (adecuados para cada tipo de entrada elegida, rango de tensiones y dimensionamiento), de forma que la salida empiece a oscilar entre el valor máximo y mínimo del rango de tensión de sobre-estrés escogido. Sin embargo, debe tenerse en cuenta que los modelos de los simuladores eléctricos pierden precisión cuando se hace trabajar a los dispositivos en tensiones muy por encima del rango nominal de operación, como son las condiciones de estrés acelerado, por lo que los valores de polarización calculados pueden no ser tan acertados como resultaron para el caso de la caracterización a 1.2V. Adicionalmente, el aumento de la ganancia cuando sobre los CUTs se aplican tensiones más elevadas, hace que la respuesta de la etapa sea más sensible ante cualquier imprecisión. Por tanto, los errores cometidos por la falta de precisión del modelo a estas tensiones podrían provocar que el comportamiento del CUT no fuera el esperado. A esto hay que sumarle el que posiblemente sea un factor determinante: la TZV existente y diferente para cada CUT que hace que la polarización teórica, incluso si estuviera calculada de forma ideal y sin error, no se corresponda de forma individual con la de cada CUT en la práctica. Debido nuevamente al aumento de sensibilidad del CUT a las posibles variaciones en estas condiciones de operación de estrés acelerado, resulta complicado Figura 7-5. Condiciones de estrés aplicadas a las etapas amplificadoras simples durante la fase de degradación.
234 garantizar que el estrés al que se están sometiendo todos los CUTs es razonablemente similar. Para considerar estos razonamientos imagínese, por ejemplo, que determinados CUTs bajo una polarización establecida y ante una pequeña variación de la señal de entrada tengan un comportamiento razonablemente parecido al esperado, donde la señal de salida oscile en torno al punto medio del rango de polarización y recorriendo casi todo el rango de tensiones. En esta situación los CUTs se estarían degradando de la forma correcta con los transistores del mismo operando en su región correcta de funcionamiento y sometidos a los efectos de aging correspondientes. Sin embargo, en otros casos, debido a las razones mencionadas, la señal de salida saturará rápidamente a uno u otro de los raíles de polarización permaneciendo en el mismo durante todo el proceso de degradación, siendo equivalentes estas condiciones a un estrés forzado de tipo DC. En otras ocasiones, es posible que exista oscilación entre los raíles de polarización, pero que la señal permanezca más tiempo en uno de ellos que en el otro. Otra posibilidad es que, debido al impacto de la TZV, en estas condiciones de polarización uno de los dispositivos salga de su región correcta de operación, por ejemplo, llevando a alguno de los transistores al estado de corte. En cualquiera de estas circunstancias, las condiciones de estrés que estarían siendo aplicadas sobre los CUTs serían notablemente diferentes para cada uno de ellos. Esto es contrario a lo que se persigue en este capítulo y en los estudios llevados a cabo en esta tesis, donde se pretende que el estrés aplicado sobre todos los CUTs del mismo tipo sea idéntico, para poder realizar un estudio estadístico de la degradación. En definitiva, es necesario establecer una metodología que permita controlar en mayor medida el proceso de degradación llevado a cabo sobre los CUTs, para que el mismo se realice siempre de la forma más uniforme posible y la agrupación o comparación de las diferentes medidas realizadas pueda hacerse de forma fiable. En este sentido, la solución por la que se ha optado se centra en dos aspectos importantes que se describen a continuación. Primero, que en la polarización del circuito (donde se establecen las tensiones DC), los transistores se encuentren operando en la región de operación correcta y, equivalentemente, que los efectos que deban estar degradando al CUT sean los esperados. Básicamente, este paso consiste en establecer unos valores de tensión 𝑉𝐼𝑃 y 𝑉𝐼𝑁 que, por un lado, establezcan unas caídas de tensión 𝑉𝑆𝐺 (PMOS) y 𝑉𝐺𝑆 (NMOS) relativamente bajas, asegurando que 𝑉𝑆𝐷≫𝑉𝑆𝐺−𝑉𝑡ℎ 𝑃𝑀𝑂𝑆 (PMOS) y 𝑉𝐷𝑆≫𝑉𝐺𝑆−𝑉𝑡ℎ 𝑁𝑀𝑂𝑆 (NMOS) y, por tanto, que ambos transistores se encuentran operando profundamente en saturación. No obstante, debe comprobarse experimentalmente, empleando una serie de CUTs con este fin, que dichos valores de 𝑉𝐼𝑃 y 𝑉𝐼𝑁 no sitúan a los transistores en estado de corte. Por otro lado, debe comprobarse también experimentalmente, que los valores de tensión de polarización 𝑉𝐼𝑃 y 𝑉𝐼𝑁 sitúan en promedio, para un número determinado de CUTs, el valor de la tensión de salida 𝑉𝑂𝑈𝑇𝑃𝑈𝑇 en un valor de tensión razonablemente cercano al valor medio del rango de tensiones de estrés acelerado que se esté empleando. El procedimiento seguido en la práctica ha sido calcular inicialmente los valores de polarización mediante simulación, para tener un punto de partida de referencia. Sabiendo que las simulaciones en este rango de tensiones pueden no ser lo suficiente precisas, posteriormente, para cada tipo de entrada, dimensionamiento de los CUTs y rango de
235 polarizaciones de estrés empleado, dichos valores se han ajustado experimentalmente mediante un proceso iterativo, con el fin de asegurar que se cumplan las condiciones previamente mencionadas. Evidentemente, debido a la TZV, el valor de polarización óptimo real será diferente para cada CUT, pero ante la imposibilidad de calcularlos individualmente para cada uno de ellos sin degradarlos, en el proceso de degradación para cada condición se ha decidido realizar este ajuste sobre un grupo de CUTs de cada tipo, estableciendo para todos los CUTs unos valores representativos. Esta es también la forma de hacer que las condiciones de estrés en DC que ven los transistores individuales en todos los CUTs del mismo tipo sean las mismas. Los valores de polarización aplicados en cada caso son los mostrados en la Tabla 7-2. El segundo aspecto que se pretende asegurar con la solución adoptada es que la señal de salida oscile en torno al valor medio del rango de polarización de las tensiones de estrés acelerado. Esto es importante porque en la operación convencional de estos CUTs como etapas amplificadoras, es normal tratar de aprovechar todo el rango de señal disponible. En este sentido, es en el terminal de salida de los CUTs donde más cambian las condiciones de operación a lo largo del tiempo y donde más interesante para el estudio es mantener esta condición. Para llevar a cabo este aspecto en la práctica, por un lado, se ha omitido la señal AC de baja magnitud que se inyecta por la entrada de la etapa amplificadora. La razón es que al tratarse de un estímulo AC de pequeña señal, los cambios que puede producir sobre las condiciones de estrés del CUT y, en particular, del transistor de entrada de la etapa, son en proporción e importancia menores que los que pueda provocar la oscilación de la señal de salida del mismo. Por otro lado, la forma de conseguir que la salida oscile en todo el rango de tensión en torno al valor medio de dicho rango de tensiones es forzar directamente esta oscilación sobre el nodo de salida. De esta forma, se asegura el comportamiento deseado en estrés de forma forzada y se asegura el hecho de que todos los CUTs sean sometidos a las mismas condiciones de estrés. Tabla 7-2. Valores de polarización 𝑉𝐼𝑃 y 𝑉𝐼𝑁empleados para la degradación de los dispositivos y valores de ganancia obtenidos mediante simulación para una tensión de estrés máxima de 2.8V. Dimensionamiento Transistor de entrada Rango de polarización 0V-2.8V Rango de polarización 0V-3.3V 𝑽𝑰𝑷 (V) 𝑽𝑰𝑵 (V) 𝑽𝑰𝑷 (V) 𝑽𝑰𝑵 (V) S1 PMOS 2.36 0.39 2.84 0.4 S1 NMOS 2.12 0.22 3.07 0.2 S2 PMOS 2.43 0.29 2.90 0.31 S2 NMOS 2.02 0.28 2.98 0.25 S3 PMOS 2.47 0.17 2.90 0.21 S3 NMOS 1.96 0.26 2.83 0.26 S4 PMOS 2.46 0.33 2.95 0.35 S4 NMOS 2.26 0.14 3.12 0.2
236 En definitiva, la Figura 7-6 muestra los esquemas de testado aplicados en el laboratorio. En la parte izquierda de la figura se muestra el caso de aplicar un estrés de tipo DC a los CUTs. En este caso, bastaría con polarizar el CUT con los valores de tensión 𝑉𝐼𝑃 y 𝑉𝐼𝑁 de la Tabla 7-2, aplicar la máxima tensión del rango (2.8V o 3.3V según el caso) en VDD y establecer el nodo de salida en alta impedancia (específicamente, forzando una corriente I = 0). Por su parte, tal como muestra la parte derecha de la Figura 7-6, para llevar a cabo los estreses AC, también se aplican los valores de tensión 𝑉𝐼𝑃 y 𝑉𝐼𝑁 de la Tabla 7-2 y se sitúa VDD al máximo valor del rango de tensiones. Sin embargo, en esta ocasión se fuerza en la salida una señal sinusoidal, centrada a mitad de rango y con una amplitud de pico a pico de todo el rango de tensiones. Finalmente es necesario analizar brevemente los efectos de degradación que se espera que afecten a los transistores de los CUTs en función de las condiciones de estrés a las que estén siendo sometidos. El caso más sencillo de analizar es el de los estreses tipo DC. De forma general, para cualquiera de los casos de polarización de la Tabla 7-2, tal como se muestra en la parte superior de la Figura 7-7, las tensiones 𝑉𝑆𝐺 y 𝑉𝐺𝑆 del transistor PMOS y NMOS respectivamente serán relativamente bajas, mientras que las tensiones 𝑉𝑆𝐷 y 𝑉𝐷𝑆 tendrán, debido a la polarización empleada, un valor aproximado de 𝑉𝑆𝐷≅ 𝑉𝐷𝑆≅𝑉𝐷𝐷/2. Bajo estas condiciones de operación, se puede asumir que ambos dispositivos estarán operando bajo el efecto combinado de BTI+HCI. No obstante, dado que 𝑉𝑆𝐺/ 𝑉𝐺𝑆 es baja, se espera que la contribución al daño del efecto BTI será menor. Por su parte, la caída de tensión 𝑉𝑆𝐷/𝑉𝐷𝑆 es algo más alta, pero no tanto como en otros experimentos que se han realizado a lo largo de esta tesis. Debe tenerse en cuenta que, aunque el rango de tensiones de estrés es amplio (2.8V o 3.3V), esta caída sólo alcanza la mitad del valor máximo de la tensión de estrés. Por tanto, la contribución esperada del efecto de HCI será en principio media. En cualquier caso, no se debe olvidar a la hora de analizar los resultados, que el HCI es sensible a la longitud de canal de los transistores. Respecto al caso en que se estén empleando estreses AC, las tensiones 𝑉𝐼𝑃 y 𝑉𝐼𝑁 no variarán, por lo que las caídas de tensión 𝑉𝑆𝐺 y 𝑉𝐺𝑆 seguirán siendo relativamente bajas todo el tiempo y, aunque existirá cierto BTI, se sigue esperando que la contribución del mismo al daño sea baja. Los cambios más importantes en las condiciones de estrés se producirán en la tensión de salida. En este caso, cuando la señal que se hace oscilar en la salida se encuentre en su punto medio, las condiciones de estrés serán las mismas que Figura 7-6. Esquemas de degradación empleados en las etapas amplificadoras simples.
237 para el caso DC, es decir, ambos transistores se encontrarán principalmente bajo el impacto de HCI con una 𝑉𝑆𝐷/𝑉𝐷𝑆 de valor igual a la mitad del rango de tensiones de estrés. Como se indica en la parte inferior izquierda de la Figura 7-7, cuando la señal de salida se encuentre en la zona cercana al rail superior de polarización, la tensión 𝑉𝑆𝐷 del transistor PMOS se aproximará o será igual a 0, por lo que el efecto HCI se reducirá drásticamente. Contrariamente, la 𝑉𝐷𝑆 del transistor NMOS se acercará al valor de la tensión máxima de estrés, viendo una caída total de valor 𝑉𝐷𝐷 (todo el rango de tensiones), lo que hace que el impacto del HCI en este momento se vea fuertemente incrementado. Como se puede apreciar en la parte inferior derecha de la Figura 7-7, el caso justamente contrario al descrito ocurre cuando la señal de salida se acerca al rail inferior de la polarización. En esta situación, es el transistor PMOS el que sufre un HCI tremendamente severo, mientras el impacto sobre el transistor NMOS se ve fuertemente reducido. En definitiva, durante los estreses de tipo AC, ambos dispositivos se verán afectados de forma débil por el efecto de BTI en todo momento, mientras que el impacto del HCI oscilará periódicamente desde unas condiciones en las que se puede considerar inexistente hasta otras en las que el daño esperado será relativamente elevado. 7.3.Resultados. En este apartado se presentan los resultados obtenidos a partir de los experimentos realizados sobre los CUTs. En el apartado 7.3.1 se realiza un estudio de la caracterización en fresco de las etapas amplificadoras y se evalúa el impacto de la TZV sobre los CUTs. El apartado 7.3.2 se muestran los resultados de la caracterización estática realizada sobre los CUTs envejecidos en función de los distintos tipos de estrés aplicados, las distintas condiciones de estrés establecidas y los diferentes dimensionamientos de los CUTs. Figura 7-7. Condiciones de estrés sobre los transistores individuales de las etapas amplificadoras simples.
238 7.3.1. Estudio de la TZV. El objetivo de este apartado es realizar un análisis de las medidas de caracterización realizadas sobre los CUTs en fresco, de forma que quede caracterizada la distribución de los mismos debido al impacto de la TZV. De forma análoga al procedimiento seguido en los capítulos anteriores, en primer lugar, se mostrarán los resultados obtenidos para cada uno de los chips de KIPT empleados en los experimentos. Se han utilizado un total de 6 chips diferentes. En cada uno de ellos, la caracterización estática en fresco (rango 1.2V) llevada a cabo para cada uno de los cuatro tipos de dimensionamiento, se ha realizado utilizando como entrada de la etapa amplificadora tanto el dispositivo de tipo NMOS como PMOS. Por cada dimensionamiento, han sido caracterizados los 28 CUTs disponibles. Sin embargo, cabe destacar que a diferencia de los tipos de CUTs mostrados en los capítulos anteriores, no ha sido posible determinar el valor de las prestaciones para todos los CUTs medidos. La razón es que el propio impacto de la TZV hace que algunos CUTs no se encuentren operando en la zona correcta de funcionamiento cuando se emplea la polarización establecida en la Tabla 7-1. Esto se debe a que, en aras de maximizar el valor de ganancia de la etapa, los valores de tensión de polarización 𝑉𝐼𝑃 o 𝑉𝐼𝑁, escogidos según el caso para el transistor que ejerce como carga de la etapa, establecen unas caídas de tensión 𝑉𝑆𝐺 o 𝑉𝐺𝑆 relativamente bajas. Debido a que la TZV modifica los parámetros eléctricos de los transistores y, concretamente, su tensión umbral 𝑉𝑡ℎ, se encuentran casos donde los valores de polarización 𝑉𝑆𝐺 o 𝑉𝐺𝑆 no son lo suficientemente elevados para que los transistores del CUT salgan del estado de corte. Una posible solución sería modificar los valores de polarización de caracterización escogidos, estableciendo unos valores de 𝑉𝐼𝑃 y 𝑉𝐼𝑁 más conservadores, aunque esto suponga reducir la ganancia de la etapa. Sin embargo, en el estudio llevado a cabo en este capítulo, se ha decidido dejar la polarización nominal óptima, porque de esta forma puede evaluarse precisamente, cómo puede perjudicar la variabilidad (TZV y TDV) a los CUTs. En el caso concreto de los amplificadores presentados en este capítulo, esta variabilidad no sólo hace que sus prestaciones se degraden, sino que éstos dejen de operar. En definitiva, un aspecto que debe quedar claro a la luz de esta reflexión es la importancia de tener en cuenta la TZV y la TDV a la hora de realizar un diseño y la importancia que pueden tener estas consideraciones de variabilidad a la hora de establecer la polarización de los circuitos. Además, cabe destacar que, normalmente, los circuitos que operan de forma analógica suelen requerir de un criterio de polarización más exigente que el de los circuitos digitales para funcionar de forma eficiente. También, estos circuitos suelen ser más sensibles a perturbaciones sobre la polarización. En las tablas mostradas a continuación (Tabla 7-3 - Tabla 7-6), se muestran los valores promedios y la desviación estándar de la tensión de polarización del transistor de entrada de la etapa que sitúa la tensión de salida a VDD/2 y, en dicho punto, la ganancia de la etapa en decibelios (dB). Los datos se muestran para cada dimensión, tipo de dispositivo empleado como entrada y para cada chip empleado. Para cada caso, se muestra también el número de CUTs cuyas prestaciones han podido determinarse. Este valor sirve como referencia para conocer la proporción de CUTs que han sido afectados por la TZV de forma catastrófica y también, para conocer el número de CUTs que han sido utilizados
239 Tabla 7-3. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S1. Dimensionamiento S1 Transistor de entrada de la etapa NMOS Chip KIPT 𝑽𝑰𝑵 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.382 0.039 15.83 1.03 28 Chip 2 0.384 0.037 15.74 0.79 28 Chip 3 0.401 0.035 15.42 1.19 28 Chip 4 0.386 0.029 15.15 3.10 27 Chip 5 0.392 0.032 15.55 1.09 28 Chip 6 0.387 0.028 15.37 1.12 28 Transistor de entrada de la etapa PMOS Chip KIPT 𝑽𝑰𝑷 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.802 0.046 14.60 1.02 28 Chip 2 0.799 0.041 15.27 0.98 28 Chip 3 0.819 0.038 14.61 1.26 28 Chip 4 0.797 0.030 16.08 1.06 28 Chip 5 0.806 0.035 15.36 1.06 28 Chip 6 0.802 0.030 15.02 0.89 28 Tabla 7-4. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S2. Dimensionamiento S2 Transistor de entrada de la etapa NMOS Chip KIPT 𝑽𝑰𝑵 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.371 0.051 16.96 1.18 28 Chip 2 0.351 0.044 16.33 1.86 26 Chip 3 0.396 0.050 16.88 1.39 28 Chip 4 0.391 0.050 17.35 1.32 28 Chip 5 0.398 0.040 16.61 1.50 28 Chip 6 0.372 0.038 16.78 1.50 28 Transistor de entrada de la etapa PMOS Chip KIPT 𝑽𝑰𝑷 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.881 0.067 11.40 4.20 16 Chip 2 0.864 0.054 14.69 2.40 27 Chip 3 0.906 0.052 14.15 1.65 26 Chip 4 0.885 0.039 17.94 1.18 27 Chip 5 0.911 0.043 13.92 2.02 23 Chip 6 0.888 0.042 15.00 1.71 28
240 Tabla 7-5. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S3. Dimensionamiento S3 Transistor de entrada de la etapa NMOS Chip KIPT 𝑽𝑰𝑵 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.300 0.029 19.64 1.17 26 Chip 2 0.291 0.030 18.95 1.65 25 Chip 3 0.298 0.024 19.09 0.97 27 Chip 4 0.293 0.030 19.84 1.29 26 Chip 5 0.295 0.034 19.65 1.10 26 Chip 6 0.302 0.030 19.56 1.54 25 Transistor de entrada de la etapa PMOS Chip KIPT 𝑽𝑰𝑷 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.759 0.072 12.66 2.28 28 Chip 2 0.740 0.060 13.67 2.18 28 Chip 3 0.758 0.039 14.38 1.29 28 Chip 4 0.748 0.046 16.15 1.96 27 Chip 5 0.757 0.062 14.59 1.56 28 Chip 6 0.767 0.049 15.40 2.45 28 Tabla 7-6. Valores característicos de las distribuciones TZV de los CUTs de dimensionamiento S4. Dimensionamiento S4 Transistor de entrada de la etapa NMOS Chip KIPT 𝑽𝑰𝑵 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.288 0.028 28.72 1.02 12 Chip 2 0.243 0.016 25.19 0.73 14 Chip 3 0.235 0.008 24.14 1.19 19 Chip 4 0.213 0.001 29.18 0.56 8 Chip 5 0.254 0.018 24.51 1.46 12 Chip 6 0.240 0.013 23.74 1.94 18 Transistor de entrada de la etapa PMOS Chip KIPT 𝑽𝑰𝑷 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar Chip 1 0.914 0.038 18.03 2.60 19 Chip 2 0.902 0.042 20.36 1.51 26 Chip 3 0.898 0.026 18.41 5.60 24 Chip 4 0.886 0.027 20.83 1.89 20 Chip 5 0.925 0.044 19.36 1.87 24 Chip 6 0.915 0.028 20.29 1.50 25
241 para calcular los valores estadísticos de las prestaciones (en cuyo cálculo sólo se han tenido en cuenta los CUTs que se encontraban operando correctamente). De los valores expuestos en las tablas, podría concluirse que la dimensión S4 es la que sufre de forma más severa el impacto de la TZV para las polarizaciones asignadas, especialmente cuando se utiliza como entrada de la etapa el transistor NMOS. Para este caso, el número de CUTs caracterizados que se encontraba operando de forma correcta es especialmente bajo. Concretamente, teniendo en cuenta todos los CUTs posibles de todos los chips, el número total de CUTs que operan correctamente se encuentra en torno a la mitad, determinando que el impacto de la TZV resulta catastrófico para estos CUTs. En el caso de emplear la entrada PMOS para la dimensión S4, el número de CUTs promedio que han podido caracterizarse de forma correcta se encuentra en torno a 23 CUTs, siendo este promedio superior para el resto de casos. Por tanto, puede concluirse que, para la mayoría de casos, sólo para unos pocos CUTs la variabilidad TZV provoca un mal funcionamiento de la etapa amplificadora. El CUT S4 es el más afectado por la TZV de cara a establecer a los transistores del CUT en su región correcta de funcionamiento debido a la polarización escogida para la caracterización. Por ejemplo, para el caso más afectado, cuando se emplea como entrada el transistor NMOS, si se consulta la Tabla 7-1, el valor de tensión 𝑉𝐼𝑃 escogido para polarizar el transistor PMOS que ejerce como carga de la etapa, es el más alto de todas las dimensiones. Esto significa que por la polarización escogida en estos CUTs, los transistores de tipo PMOS son los que están operando con una 𝑉𝑆𝐺 menor, o lo que es equivalente, se encuentran operando más cerca de la región de corte del transistor. Por esta razón, son los más propensos a que una variación de la tensión umbral debido a la TZV sitúe a estos transistores en corte. Como conclusión, nuevamente se manifiesta la importancia de considerar a la hora de ajustar la polarización de un diseño, cómo la variación de los parámetros eléctricos de los dispositivos puede afectar a la región de operación de los mismos, haciendo que los circuitos no operen de la forma esperada. Respecto a la diferencia entre los valores característicos medidos en chips distintos, pueden hacerse varias apreciaciones. Por un lado, parece que se pueden apreciar ciertas diferencias entre los distintos chips, al menos en mayor medida que para los CUTs de tipo inversor y espejos de corriente caracterizados en capítulos previos. En este sentido, es posible concluir que estos CUTs, para estos dimensionamientos y para la polarización escogida en cada caso, muestran en esta ocasión una mayor sensibilidad a la variabilidad de proceso. Si se tiene en cuenta la dispersión que presentan las medidas, puede determinarse que estas diferencias no son igual de significativas para todas las dimensiones. En el caso de los dimensionamientos S1 y S3, los resultados obtenidos entre los distintos chips son razonablemente similares entre sí. Por tanto, al igual que en capítulos previos, se podría asumir que todas las muestras pueden ser agrupadas en una única distribución de TZV. En el caso de los dimensionamientos S2 y S4, parece que estas diferencias son un poco más significativas. Por un lado, para el dimensionamiento S4 se aprecian las mayores diferencias, sobre todo para el caso de que se emplee como entrada el transistor NMOS. Éstas pueden deberse a que el número de CUTs medidos (el número de muestras para un
242 cálculo estadístico) es especialmente bajo, pudiendo presentar falta de precisión en los resultados por falta de resolución. En el caso del dimensionamiento S2, las diferencias se pueden deber también a falta de resolución, pero en este caso, no porque se hayan medido menos CUTs que en los dimensionamientos S1 y S3, sino porque la variabilidad que presentan estas medidas es superior. Esto puede deberse a que el dimensionamiento S2 es el que emplea los transistores de menor área, resultando en el CUT de menores dimensiones. En este sentido, los dispositivos de menores dimensiones suelen reflejar mayor variabilidad, por lo que, en definitiva, para tener el mismo nivel de precisión en este dimensionamiento, sería necesario aumentar el número de CUTs medidos. En cualquier caso, pese a las diferencias apreciadas, se considera que éstas no son determinantemente significativas, por lo que se ha considerado válido, al igual que en los capítulos previos, agrupar todas las medidas realizadas sobre un mismo tipo de dimensionamiento (y tipo de transistor de entrada) en una única distribución de TZV. De esta forma, se pueden visualizar los objetivos desde una perspectiva más global de forma sencilla. La Tabla 7-7 muestra los valores característicos obtenidos para cada dimensionamiento cuando se han agrupado todas las medidas en una única distribución. Estos resultados se muestran tanto para el caso en que se ha tomado como entrada de la etapa el transistor de tipo NMOS como cuando se ha tomado el de tipo PMOS. Además de los resultados mostrados en las tablas, para tener una perspectiva adicional de las distribuciones resultantes y su dispersión, se muestran a continuación los histogramas de las distribuciones resultantes al agrupar todas las muestras en una única distribución (Figura 7-8 - Figura 7-15). En las figuras representadas, se muestra a la izquierda el histograma de la tensión de polarización a la entrada que sitúa la tensión de salida a VDD/2, y a la derecha, el histograma de la ganancia en tensión en decibelios. Al igual que en otros capítulos y teniendo en cuenta todas las consideraciones previas de este apartado, se puede concluir que las distribuciones de TZV unificadas parecen Tabla 7-7. Valores característicos de las distribuciones TZV para cada dimensionamiento cuando todas las muestras son agrupadas en una única distribución. Transistor de entrada de la etapa NMOS Dimensionamiento 𝑽𝑰𝑵 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar S1 0.389 0.033 15.61 1.03 167 S2 0.380 0.048 16.82 1.48 166 S3 0.297 0.029 19.45 1.32 155 S4 0.246 0.026 25.43 2.39 83 Transistor de entrada de la etapa PMOS Dimensionamiento 𝑽𝑰𝑷 (V) 𝒈𝑽(𝒅𝑩) Nº CUTs medidos Valor medio desviación estándar Valor medio desviación estándar S1 0.804 0.037 15.16 1.15 168 S2 0.889 0.051 14.77 2.83 147 S3 0.755 0.056 14.47 2.27 167 S4 0.907 0.037 19.85 1.97 138
249 de polarización en fresco del CUT, la ganancia del CUT en fresco es superior a la del CUT degradado, por lo que para este punto de polarización ha existido una degradación de la ganancia. Este caso se produce cuando, debido a la degradación, el desplazamiento de las curvas degradadas es lo suficientemente grande para que el punto de operación en fresco se encuentre en una zona lo suficientemente lejana de la zona de alta ganancia de la curva envejecida. Por último, no debe olvidarse que la degradación de los CUTs varía a lo largo del tiempo. En este sentido, diferentes situaciones de las previamente descritas podrían sucederse a lo largo del tiempo si se observase la evolución de la degradación en un CUT. Por ejemplo, podría darse el caso de que inicialmente un CUT afectado por su TZV, empiece a mejorar cuando empieza a degradarse (segundo caso de la Figura 7-19), porque inicialmente el impacto de la TZV y la TDV se contrarresten. Sin embargo, si el CUT continúa degradándose, es posible que se alcance la situación donde, pese a que la curva de ganancia aún no se haya deformado especialmente, el desplazamiento del punto de polarización sea lo suficientemente grande para que la degradación de la ganancia sea significativa (segundo caso de la Figura 7-19). Finalmente, si el CUT continúa degradándose, posiblemente se llegue a una situación donde la curva de ganancia no sólo se haya desplazado sino que se haya deformado de forma significativa (tercer caso de la Figura 7-19). Desde otra perspectiva, cuando se comparen CUTs que han sido sometidos al mismo tiempo de estrés, que los resultados reflejen una u otra situación indicará si la degradación ha resultado más o menos significativa. En conclusión, para evaluar la degradación de los CUTs con etapas amplificadoras simples, será necesario considerar cuánto se desplazan las curvas características 𝑉𝑂𝑈𝑇𝑃𝑈𝑇/𝑉𝐼𝑁𝑃𝑈𝑇 y de ganancia de las etapas. La primera de ellas determinará cuánto ha variado la tensión de entrada que sitúa a la etapa a mitad del rango de polarización y la segunda de ellas, teniendo en cuenta no sólo su desplazamiento sino su forma tras la degradación (con una posible deformación) determinará como se ha degradado la magnitud de la ganancia. Debido a la casuística comentada, se han decidido medir en los experimentos realizados los tres valores mencionados en las figuras donde se representan las ganancias. Es cierto que la degradación del CUT se evaluará, en condiciones normales, como la diferencia de la ganancia fresca y envejecida en el punto de polarización en fresco, tal y como se ha mencionado anteriormente, pero la inclusión del valor de ganancia envejecida si se reajusta el punto de polarización, permite ampliar la perspectiva y mejorar la compresión de lo que está ocurriendo y puede dar explicación a por qué en un determinado experimento la ganancia experimenta una mejora en lugar de una degradación. En este sentido, la diferencia entre los valores de ganancia envejecida, en su nuevo punto de polarización deseado (reajustado) y el valor de la ganancia envejecida en el punto de polarización ajustado en fresco, da una idea de la pérdida de ganancia que se produce debido al desplazamiento de la curva (desplazamiento del punto de polarización deseado) independiente de las características eléctricas del CUT envejecido. 7.3.2.2. Estudio experimental de la degradación en función del tipo de estrés aplicado y del dimensionamiento del CUT. En este sub-apartado se presentan una serie de experimentos realizados sobre CUTs de distintas dimensiones, con el objetivo de evaluar la diferencia de los resultados empíricos obtenidos cuando el tipo de estrés aplicado es DC o AC. En este sentido, también es
250 importante observar las posibles diferencias obtenidas cuando se está utilizando como entrada de la etapa uno u otro tipo de transistor. En lo que respecta al tiempo y la tensión de estrés, en todos los experimentos mostrados en este sub-apartado se ha empleado una tensión de estrés de 3.3V y un tiempo de estrés de 1000 segundos, por ser las condiciones de estrés más exigentes y donde se espera observar una mayor degradación. La polarización empleada para polarizar a los CUTs en estrés es la mostrada en la Tabla 7-2. Respecto a las dimensiones de los CUTs, las cuales puede consultarse en la Tabla 4-6, cabe recordar que los CUTs de dimensionamiento S1 y S2 tienen tanto para el transistor PMOS como NMOS una longitud de canal mínima de 60nm, siendo la diferencia entre ellos que la anchura del canal de ambos transistores es mayor en S1. Por su parte en S3 se incrementa significativamente la longitud de canal del transistor PMOS dejando las mismas dimensiones para el transistor NMOS que se empleó en S1, mientras que en S4, la longitud de canal se aumenta para el transistor NMOS dejando el mismo dimensionamiento en el transistor PMOS que el utilizado en S2. En definitiva, podría decirse que, en términos de la capacidad de conducir corriente, los transistores de las etapas S1 y S2 están más compensadas mientras que las etapas S3 y S4 presentan mayor descompensación entre sus dispositivos. En primer lugar, se analizará la degradación de los CUTs cuando éstos son sometidos a estreses DC. Concretamente, el primer resultado, mostrado en la Figura 7-20, se corresponde con un CUT de dimensionamiento S1 en el que se está empleando como entrada de la etapa el transistor PMOS. Por su parte, la Figura 7-21 muestra también un CUT de dimensionamiento S1 pero donde se está empleando como entrada un transistor NMOS. En general, para los dimensionamientos S1 y S2 sometidos a un estrés de tipo DC e independientemente del transistor usado como entrada de la etapa, se produce un ligero desplazamiento de la curva característica 𝑉𝑂𝑈𝑇𝑃𝑈𝑇/𝑉𝐼𝑁𝑃𝑈𝑇 que desplaza ligeramente la tensión de polarización para la cual 𝑉𝑂𝑈𝑇𝑃𝑈𝑇(𝑉𝐼𝑁𝑃𝑈𝑇_𝑃𝑂𝐿)=𝑉𝐷𝐷/2. Esto puede apreciarse en la gráfica superior izquierda de la Figura 7-20 y la Figura 7-21, donde la Figura 7-20. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés DC (entrada PMOS).
251 curva envejecida se ha desplazado un poco hacia la izquierda (hacia tensiones más bajas de la tensión de entrada). La gráfica de la parte superior derecha de ambas figuras muestra la ganancia del CUT, tanto en fresco como envejecida, calculada como una derivada aproximada de la curva 𝑉𝑂𝑈𝑇𝑃𝑈𝑇/𝑉𝐼𝑁𝑃𝑈𝑇. Para el caso de los CUTs S1 y S2, la degradación DC no provoca cambios perceptibles en la curva de ganancia y el ligero desplazamiento de la curva no es suficiente para que el valor de la ganancia envejecida del CUT ajustado en fresco se vea perturbado. En la parte inferior de ambas figuras se muestran respectivamente las curvas características IDVGS e IDVSG de los transistores NMOS y PMOS de los respectivos CUTs, tanto en fresco como en envejecido. A la luz de los resultados, parece que el estrés aplicado no ha sido suficiente para dañar de forma permanente el transistor NMOS y tan sólo el dispositivo PMOS ha sido dañado de forma relativamente leve. Siguiendo la misma explicación que ya se desarrolló profundamente durante el capítulo 5, la mayor degradación del transistor PMOS frente al NMOS es lo que provoca que la curva característica 𝑉𝑂𝑈𝑇𝑃𝑈𝑇/𝑉𝐼𝑁𝑃𝑈𝑇 envejecida se desplace hacia la izquierda. El resultado obtenido para la dimensión S3 es muy similar al de los casos S1 y S2. Sigue sin apreciarse degradación sobre el transistor NMOS y, en este caso, la degradación que se observa sobre el transistor PMOS es aún menor que para los casos S1 y S2, por lo que la diferencia entre las curvas de ganancia frescas y envejecidas es también menos apreciable. A modo de ejemplo, la Figura 7-22 muestra las curvas características de un CUT de dimensionamiento S3 cuando la entrada empleada es el transistor NMOS. Respecto al dimensionamiento S4, de forma similar a como ocurriese en el estudio realizado sobre la TZV, parece ser que el hecho de que para este dimensionamiento la polarización escogida de los transistores sitúe a los mismos tan cerca de la región de corte (con valores de 𝑉𝑆𝐺 y 𝑉𝐺𝑆 cercanos a las tensiones umbrales de los transistores), provoca que los CUTs sean especialmente sensibles a la degradación. En este sentido, pese a que las degradaciones observadas en las curvas IDVGS e IDVSG de los transistores muestran también una degradación relativamente pequeña de los transistores, el impacto que estas Figura 7-21. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés DC (entrada NMOS).
252 variaciones tienen sobre las prestaciones es muy significativo. La Figura 7-23 muestra el resultado para un CUT de dimensionamiento S4 cuando se emplea como entrada el transistor PMOS. En este caso, puede apreciarse no sólo un importante desplazamiento de las curvas característica, sino también la deformación de las mismas. En el caso concreto de la Figura 7-23, puede observarse que el cambio de la curva de ganancia debido a la degradación provoca que ésta aumentase su valor máximo si se modificase la polarización de la etapa a un nuevo punto de polarización óptimo para la curva envejecida. Sin embargo, incluso si el valor máximo de la curva aumenta con la degradación, puede verse cómo el impacto conjunto del desplazamiento y deformación de la curva resulta en que el valor de la magnitud de la ganancia envejecida en el punto de polarización en fresco se vea reducido. Como también ocurría cuando se analizó el impacto de la variabilidad TZV en los CUTs, el peor caso de degradación para estreses DC ocurre para el dimensionamiento S4 cuando la entrada empleada es el transistor NMOS. Tal como se muestra en la Figura 7-24, se puede observar un mayor desplazamiento de las curvas características de que se veía para el resto de casos, y una deformación extrema de las mismas, lo que resulta catastrófico en lo que respecta a las prestaciones del CUT. Figura 7-23.Medidas en fresco y envejecidas de un CUT S4 cuando se ha empleado un estrés DC (entrada PMOS). Figura 7-24.Medidas en fresco y envejecidas de un CUT S4 cuando se ha emplead o un estrés DC (entrada NMOS). Figura 7-22.Medidas en fresco y envejecidas de un CUT S3 cuando se ha empleado un estrés DC (entrada NMOS).
253 A continuación, se presentarán los resultados cuando el estrés aplicado es AC, empezando por el caso en el que la frecuencia de la señal sea de 1kHz. La Figura 7-25 muestra los resultados de las medidas obtenidos cuando el CUT pertenece al dimensionamiento S1 y se emplea como entrada el transistor PMOS. La Figura 7-26 muestra el caso en el que la entrada empleada es un transistor NMOS. En primer lugar, hay que destacar que el desplazamiento observado en las curvas características se produce en el sentido contrario a cuando el estrés aplicado era de tipo DC. La explicación es que, en este caso, la contribución al desplazamiento de la degradación del transistor NMOS supera a la del transistor PMOS. En la parte inferior de ambas figuras se muestran las curvas IDVGS e IDVSG. En ellas puede observarse que, si bien el daño permanente que presenta el transistor PMOS está en el mismo orden que cuando se aplica un estrés DC, el daño que Figura 7-25. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés AC (entrada PMOS). Figura 7-26. Medidas en fresco y envejecidas de un CUT S1 cuando se ha empleado un estrés AC (entrada NMOS).
254 presentan los transistores NMOS es muy severo (a diferencia del caso DC donde no se apreciaba degradación para este tipo de transistor). Del apartado 7.2.2 puede recordarse que, en lo que respecta a los efectos de degradación, si se aplica un estrés de tipo DC, los transistores del CUT permanecen en una situación donde el daño por HCI se mantenía para unas condiciones de estrés constantes con unas caídas de tensión 𝑉𝑆𝐷≅𝑉𝐷𝑆≅𝑉𝐷𝐷/2. En el caso de los estreses AC, estas condiciones de estrés eran cambiantes (debido a la oscilación de la señal de salida) y oscilaban entre los valores de 𝑉𝑆𝐷≅𝑉𝐷𝑆≅0 y 𝑉𝑆𝐷≅𝑉𝐷𝑆≅𝑉𝐷𝐷. En este sentido, el que los transistores NMOS, más sensibles al daño por HCI, muestren mucha más degradación frente a estreses AC que DC, implica que, para estos transistores, el daño recibido es superior por alcanzar condiciones de estrés más extremas, incluso si lo hacen por un periodo de tiempo menor. La explicación a este razonamiento, considerando todo lo explicado hasta el momento, se debe al agresivo escalado de la degradación por envejecimiento con la tensión. En definitiva, los transistores NMOS reciben un daño mucho más significativo y severo en presencia de señales AC. Esto es importante, porque en su operación normal, estas estructuras operaran con este tipo de estímulos. Por lo tanto, será fundamental que, para ser preciso en el cálculo de la degradación en presencia de condiciones de estrés que incluyan señales AC, se incluya en las herramientas de fiabilidad mecanismos capaces de actualizar dichas condiciones de estrés cambiantes de forma precisa y eficiente. Este comportamiento mostrado para los CUTs de dimensionamiento S1, es a grandes rasgos el mismo para los dimensionamientos S2 y S3, con la diferencia nuevamente de que para el dimensionamiento S3, el daño que presentan los transistores PMOS es aún menos significativo que para S1 y S2, lo que puede resultar en que el desplazamiento de las curvas sea aún más severo. Esto probablemente es debido a que la longitud de canal de los transistores PMOS en este dimensionamiento es muy elevada y el posible daño permanente que se generase en estos CUTs debido al HCI sea prácticamente nulo. A modo de ejemplo ilustrativo, se muestran la Figura 7-27 y la Figura 7-28. La primera de ellas muestra los resultados de un CUT de dimensionamiento S2 en el que se ha empleado como entrada el transistor PMOS mientras que la segunda, muestra los resultados obtenidos para un CUT S3 en el que se ha empleado como entrada el transistor NMOS. En el caso de la dimensión S4, como muestra la Figura 7-29, si se emplea como entrada el transistor PMOS, las curvas envejecidas también se desplazan hacia la derecha. Sin embargo, en el caso de emplear como entrada el transistor NMOS, los resultados difieren del resto de casos y, tal como se muestra en la Figura 7-30, las curvas se desplazan hacia la izquierda. La explicación a este resultado se debe a un conjunto de factores. Por un lado, la longitud de canal de los transistores NMOS de este dimensionamiento es muy Figura 7-27. Medidas en fresco y envejecidas de un CUT S2 cuando se ha empleado un estrés AC (entrada PMOS).
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