ASIC para sistemas de medidas ambientales

ASIC para Sistemas de Medidas Ambientales. J.G.Ortega, C.L. Janer, J.M.Quero y L.G.Franquelo Dpto. de Ingeniería de Sistemas y Automática Escuela Superior de Ingenieros de Sevilla J. Pinilla y M. Gonzalez Sainco S. A. Resumen El circuito integrado que aquí se describe ha sido diseñado con tecnología puramente digital, y tiene como función servir como centro concentrador de datos en estaciones meteorológic&S, aunque por su diseño generico puede ser usado en cualquier ot ro campo. Su objetivo principal es la adquisición de medidas (condiciones ambientales como velocidad y dirección del viento, temperaturas, humedades relativas, ... ) y la generación de señales analógicas y digitales telemandadas procedentes de un canal de radio o de un canal SPI. Esta realización se enmarca dentro del programa GAME y ha sido desarrollada en colaboración con la empresa SAINCO. L Introducci6n. En la figura (1) se muestra el esquema general de un ASIC empleado como concentrador de medidas y dotado de capacidad de comunicación a través de dos canales serie. El diseño ha .ido orientado para dotar al circuito de una gran modularidad, de forma que aparecen diferentes bloques que pueden funcionar de manera independiente. En líneas generales, éstos se pueden clasificar según su funcionalidad en tres. Los que se encargan de recibir señales de los sensores ambientales, como son dirección del viento temperaturas, etc", o enviar estímulos a actuadores, como relés. A este grupo pertenecen los contadores frecuenciométricos, las entradas y salidas digitales y los convertidores Dig it al-Analógicos y Analógico- Digital. Los segundos son el SPI, encargado de comunicar el circuito con periféricos tales como microprocesador o EFr PROM Y la UART conectada al canal de radio. Por otra parte, el control del integrado desde el exterior se realiza según dos modos de funcionamiento. En el primero, un microprocesador es el encargado de gobernar a éste por medio del canal SPI, siendo la UART un simple dispositivo emisor y receptor de bytes. En el segundo, las ordenes son recibidas por la esta úl tima mediante un protocolo CRC. En este caso, el canal SPI se reserva para una posible conexión a una EEPROM, - 389- en cargada de introducir una configuración inicial al circuito. 2. Descripción de módulos funcionales. A continuación se comentan cada uno de los módulos existente en el circuito, 16 entradas digitales. Con objeto de recibir información de transductores de posición tipo eocoder ah. saluto de 8 bits se dispone de dos canales independientes, con prefiltro de entrada para cada bit, de 1KHz de frecuencia de muestreo. La validación de una nueva entrada se realiza al detectarse ésta tres veces consecutivas. La información se procesa en dos bytes independientes, siendo programable la conversión Gray-Binario de cada uno de dichos bytes. R.eloj de entrada de 16 MHz. La frecuencia de trabajo del circuito integrado es de 16 MHz. Con objeto de poder obtener una salida de 8 MHz que sirva de reloj para otros componentes ext ernos del sistema se incorpora un divisor que lo genera a partir de la señal de reloj del ASIC. U A RT. Dispone de dos canales, uno de transmisión y otro de recepción. Este dispositivo de comunicación serie presenta dos modos de funcionamiento: uno como simple canal de transmisión y re cepción de bytes, controlado por un microprocesador, y otro como enlace por radio via modem (con señales /RTS y /CTS). 8 salidas digitales. Dichas salidas 50n independientes y permiten la activación de relés exteriores almacenando un 1 en el bit correspondiente del registro de activación de relés. 8 entradas digitales. Para comprobar el cierre de los relés activados por las salidas anteriores, se rumacenan estas entradas en el registro de entradas de comprobación de cierre de relés. Se considera que el rel é se encuentra activado si la lectura de la entrada correspondiente es O. Si se detecta fallo en dicha activación (se lee un 1) se desactivan automáticamente todas las salidas del rl>- 1·1 1 ·1 '~·1 ¡.I! cu: RD ro RTSCTS a.K r, 8 El'o"TRADAS 8 &."'TRADAS j I DIGITALES DKirrALES , UART "-T "" eoow.,-sloo GRA Y axrv.,.'¡oo ORA Y 5 truII .1 ttICtp a.J< ._ I f¡BJ I • ~ , • e.o. E. • SALIDAS , e.D.E. ~ • DIGITALES , I~ , CD . E. ~ c.O . E.. REO. DATOS 'ElmlADAS • • DJOrrALeS , - I c. A. D. I ~ VI> I GESTOR PRaTOC. :- .....j • , SP I a: • 1rmI ·1 = ¡ J -I I c. A. D. I VI> +. , I CONF\G vss , I I I!!!! """ I ~ odo I I!!!!""" I periodo I I~ 1%1%1%1%1 l2!J';Il2!J veo ¡ ¡ • ¡ ¡ T' Figura 1: Esquema general del ASIC. gistro. Esta desactivación automática puede ser anulada mediante el bit correspondiente del registro de configuración-del integrado. La verificación del cierre del rel é se realiza 150 !lS después de haber activado la orden de cierre. " contadores de pulsos /co ntadores jrecuenciométricos . Estas cuatro entradas pueden ser programadas independientemente para trabajar como contador de pulsos o como contadores frecuenciométricos. Dicha funcionalidad se define en el correspondiente bit del registro de configuración. La información se almacena en 4 registros de contador de pulsos de 16 bits cada uno. Estos contadores de 16 bits pueden funcionar como co ntadores de pulsos (con un bit adicional que indique el paso por ce ro de la cuenta) o como convertidores frecuenciométricos, siendo el periodo de cuenta programable con rango de funcionamiento entre 2 KHz y 40 KHz. Estos canales se pueden emplear, trabajando en modo frecuenciométrico, para adquirir señales analógicas que externamente se hayan procesado por un sistema convertidor voltaje-frecuencia y aislamiento galvánico. Los pulsos que se reciban se someten a un filtrado que eH_ O mina pulsos de duración inferior a un mínimo. Una vez transcurrido el tiempo de conteo, el valor alcanzado en los contadores se copia en los registros a los que se puede acceder desde el exterior. Una aplicación de los contadores frecuenciométricos es la medida de la velocidad del viento. que es recibida desde un transductor y convertida a un tren de pulsos - 390- cuya frecuencia es función de la velocidad del viento incidente. Canal SPI. Diseñado para poder conectar un micr<>- procesador o una EEPROM. desde donde el integrado recibe una matriz de condiciones iniciales tras el reset, que modifican la configuración inicial al dar alimentación al ASIC. '" convertidores digitales analógicos estocásticos. Con objeto de disponer de salidas analógicas en este disp<>- sitivo puramente digital se incorporan 4 convertidores digitales estocásticos de 10 bits. El esquema de dichos convertidores se muestra en la figura (2). I I I XMSJ : I I I JWl. : <J<=1~'" j ~-+ < • : 9~'" fIEll , _. Figura 2: Diagrama de bloques de un convertidor digital estocástico En dicho esquema aparece un generador de números aleatorios de 10 bits, [1] . El número generado es comparado en cada ciclo de reloj con el valor a convertir. El resultado de la comparación es la salida de cada con- vertidor. El valor medio de los pulsos asi generados representa, entre V SS Y V DD , el valor analógico del número digital cargado en el registro, con la correspondencia O = V SS y 210 -I = V DD. Para obtener el valor analógico a partir del estocástico es necesario integrar dichos pulsos. A tal efecto se usará un filtro paso bajo RC encargado de generar la conversión estocástica-analógica. Obviamente el rizado de la tensión a la salida del filtro debe ser menor que la resolución del convertidor 1 que en este caso es VDD - VSS 2" (1) donde n es el número de bits que se desean de resolución. Sin embargo hay que tener en cuenta que, cuanto mayor sea la precisión, mayor será el tiempo necesario para garantizar que en la salida del filtro se tenga el valor deseado en la conversión. La valor inicial empleado en cada generador de números aleatorios es distinto, con objeto de poder realizar la multiplicación de trenes estocásticos con una simple puerta AND externa, [2J . Dos de los convertidores digital estocásticos disponen de un algoritmo que les permite funcionar como convertidores analó~ico digital con la ayuda de un filtro RC externo y un comparador. La activación de dichos algoritmos se realiza escribiendo un 1 en el bit correspondiente en la configuración inicial. ! entradas de comparaci6n Estas entradas indican el valor digital de la comparación mayor/menor de un valor analógico y de una de las salidas estocásticas convertidas a analógicas mediante un filtro RC . En la figura (3) se muestra el esquema de dichos convertidores. Estas entradas se emplean para realizar las conversión analógica digital, de tal manera que el convertidor digital estocástico O (1) se empleará para efectuar la conversión analógica digital O (1) empleando la entrada de comparación 0(1). + re¡iltro de apr oximacione. lUOeSivu Figura 3: Diagrama de bloques de un convertidor analógico digital estocástico -39\ - 3. Dimensionamiento de los filtros de los convertidores D/A y A/D estocásticos. Debido a condicionamientos económicos se ha empleado una tecnología puramente digital. Los tiempos requeridos en la conversiones analógica digital y digital analógica no son muy exigentes, lo que hace posible el uso de trenes de pulsos como forma de codificación de señales analógicas. La utilización de trenes estocásticos en vez de una señal P\"'M presenta numerosas ventajas que son expuestas en [3J . Para convertir un tren de pulsos estocásticos a un valor analógico es preciso filtrarlos utilizando un filtro pasobajo. El tipo de filtro que se utiliza es, por motivos de sencillez, una red R-e, cuya constante de tiempo es preciso determinar. Esta constante de tiempo se debe elegir de forma que la componente de ruido integrada porduzca fluctuaciones de tensión a la salida del filtro más pequeñas que la componente de continua del bit menos significativo, para mantener la resolución del convertidor. ,. , , .. ,. .. . .. .. ... ., ., ., Figura 4: Densidad espectral de potencia. Para calcular la componente del ruido es preciso ronacer primero la densidad espectral de potencia de una tren de pulsos estocásticos, [3J. La expresión analítica es: que se ha representado gráficamente en la figura (4). T representa el periodo del reloj del integrado. La letra p representa la cantidad que se está convirtiendo, pero reducida al intervalo (0,1), mientras que q=l-p. El primer sumando de (2) representa la potencia de la componente de continua de la señal mientras que el segundo puede considerarse como la potencia de un ruido superpuesto que hay que eliminar. La dinámica del filtro debe ser mucho más lenta que la dinámica del reloj, ya que es preciso integrar muchos pulsos para poder estimar la compoonente de continua. El primer cero de (2) aparece en wT = 21r , por lo que la frecuencia de corte del filtro está mucho más cerca de w = O que de w = Y- y, consiguientemente, la densidad espectral de potencia puede considerarse constante para el intervalo de frecuencias en el que integra el filtro. Esta constante se calcula fácilmente: l· 2 TI -cos(wT) T 1m pq = pq ",T-O (wT)' y, por tanto: IS(w)1 '" 21rp'6(w) + pqT (3) Como se ha dicho, la componente filtrada del ruido debe ser más pequeña que la componente de continua correspondiente al bit menos significativo. Esta condición se impone para el caso más desfavorable (ruido máximo) que se verifica cuando p = q = 0.5. Teniendo esto en cuenta, resulta que la pulsación correspondiente a la frecuencia de corte del filtro debe verificar: (4) Los convertidores anteriores han sido probados usando el emulador hardware META de la empresa METASYSTEM, [4]. Para el convertidor digital analógico se han considerado dos casos distintos. En el primero se ha usado una R = 1 J(í! y e = 25pF . Estos valores garantizan que el nivel de ruido de la señal de salida del filtro sea menor que la componente de continua del bit menos significativo. El resultado de la conversión se obtiene al cabo de J.86ms, y su evolución se muestra en la figura (5). La respu esta del convertidor se puede hacer más rápida con otros valores de R y C. En la figura (6) se muestra el comportamiento para un valor de R = lJ(í! y e = 2.5pF . Evidentemente, la dinámica del sistema es lO veces más rápida que el caso anterior, pero el rizado a la salida es mayor. El resultado de un proceso de conversión analógico digital, con unos valores de R = 1I{í! Y e = 1. 0pF se muestra en la figura (7). Se puede apreciar co mo el tiempo de conversión para el primer bit, el más significativo, es el doble que el utilizado para los siguientes. 4. Conclusiones. El circuito integrado que aquí se describe está siendo desarrollado para ser usado como un elemento concentrador de medidas ambientales. Se le ha dotado de una gran capacidad de comunicación con el exterior, que permite acceder en todo momento al estado de los registros de - 392- Figura 5: Respuesta del CDA lento. , ( t.' . .. Figura 6: Respuesta del CDA rápido. 5.0. r---~--~--~---~--~---' ;/ t\.....f ., ¡ ! ~ I , ! ! O.OO . "'0--O:C . O::t:::"'--'O:C.02~5 ---:-0 . 7.03~75;--::O.:!:050;;:---::O-:.0625=--::0-!.07 5'" Figura 7: Respuesta del CAD. almacenamiento de datos. Debido a su diseño modular se ha conseguido una gran simplicidad en su funcionamiento interno. La principal novedad de este diseño ha sido la inclusión de convertidores analógico digital y digital analógico usando tecnología puramente digital más un pequeño circuito externo. Esto ha sido posible gracias a tener unas aplicaciones con unos tiempos de conversión poco exigentes. Los diferentes módulos del circuito han sido descritos mediante el lenguaje VHDL. Para llevar a cabo el desarrollo se está haciendo uso de herramientas de diseño como SYSNOPSYS y CADENCE, así como del potente emulador de circuitos integrados META, capaz de reproducir fielmente el funcionamiento de un circuito. En cuanto a las especificaciones de éste, se han elegido las librerías del fabricante ES2. La frecuencia de funcionamiento es de 16 Mhz. y la tecnología, Standad Cells 0.71'. - 393- Ref erencias [1] W. Peterson. Error Correcting Codeso MIT Press. 1 99 2. [2] B.R.Gaines, "Stochastic Computing Systems". Advanees in Information Systems Science, 2, pp. 37- 172, 196 9. [3] J.G. Ortega, C.L. Janer, J.M. Quero y L.G. Franquelo. "Analog to Digital and Digital to Analog Conversion Based on Stochastic Logic." .Proceedings de JECON'95. A presentar en Noviembre de 1. 995 en Orlando, Estados Unidos. [4] META User Guide VJ.J. Meta Systems. 1994 .