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Repositorio de la Universidad de Zaragoza – Zaguan http://zaguan.unizar.es Proyecto Fin de Carrera IMPLEMENTACIÓN DE UNA RED DE CONFORMADO DIGITAL DE HAZ PARA AGRUPACIONES DE ANTENAS DE FASE PROGRESIVA Autor Eduardo Perea Fernández Director y ponente Ismael Bel Albesa Pedro Luis Carro Ceballos Ingeniería de Telecomunicación / EINA Resumen Debido a la presente demanda de recursos en la red de comunicaciones m´oviles surge la necesidad de dotar con mayor capacidad las actuales celdas de la red celular. En este contexto se plantea la evoluci´on de las tradicionales antenas pasivas de estaci´on base en nuevas antenas activas con importantes ventajas sobre las anteriores. Actualmente la estaci´on base para red m´ovil se compone de tres dispositivos, el equipo de procesado de datos en banda base, los encargados de convertir estos datos y adaptarlos a radiofrecuencia y las antenas emisoras/receptoras. Las antenas activas para estaci´on base plantean la integraci´on de los dos ´ultimos en uno solo, mejorando as´ı el ahorro energ´etico y aportando flexibilidad para redimensionar la red m´ovil de manera remota. Se propone un prototipo de transmisi´on/recepci´on de se˜nales en dominio digital con conformado del haz de radiaci´on. El prototipo, una vez se le conecte su correspondiente etapa anal´ogica adaptadora y los elementos radiantes, permitir´a al operador transmitir y recibir se˜nales WCDMA sin tener que hacer uso de un equipo de radiofrecuencia que las convierta al dominio digital o anal´ogico. Para ello es importante realizar un correcto procesado digital de la se˜nal y la conversi´on entre ambos dominios, manejando de modo s´ıncrono los componentes que participan en el proceso. El sistema recibir´a se˜nales anal´ogicas desfasadas entre s´ı progresivamente. La se˜nal ser´a procesada digitalmente y se volver´a a transmitir de manera anal´ogica, conformando un haz de radiaci´on con el ´angulo de inclinaci´on configurado digitalmente. El proyecto permitir´a desarrollar e implementar la base sobre la que se sustentan las antenas activas y evolucionar hacia una soluci´on viable de cara al mercado, ubicandose dentro de los productos relacionados con antenas de telefon´ıa m´ovil que tiene la empresa Telnet Redes Inteligentes. Agradecimientos A Ismael, mi director de proyecto, por tener inmensa paciencia conmigo y mi excelente ortograf´ıa y redacci´on, ayudarme siempre sin reparos, ense˜narme todo lo que est´a en su mano y su magistral dise˜no de placas ADC/DAC. A Adri´an, amo y se˜nor de las FPGAs, por ense˜narme todo lo que s´e sobre el entorno Xilinx y actuar siempre como un or´aculo de sabidur´ıa. Este trabajo es tan m´ıo como vuestro. A Pedro, porque a pesar de tener un a˜no con mil y una tareas ha tenido tiempo para m´ı. A toda la gente de Telnet por su gran trato y por prestarme su ayuda siempre que se lo he pedido. He aprendido much´ısimo este a˜no. Por ´ultimo y m´as importante a mis padres, Manuel e Inmaculada, por brindarme la educaci´on que he recibido, sin duda lo que m´as valoro en el mundo, sin esperar nada a cambio. Gracias. v ´ Indice general Resumen III Agradecimientos V ´ Indice de figuras XI ´ Indice de cuadros XIII Abreviaturas XV 1. Introducci´on 1 1.1. Contexto del proyecto ................................ 1 1.2. Escenario de trabajo ................................. 2 1.3. Objetivo del proyecto ................................ 4 1.4. Tareas a realizar ................................... 5 1.5. Herramientas utilizadas ............................... 5 1.6. Organizaci´on de la memoria ............................. 6 1.7. Planificaci´on ..................................... 7 2. Estado del arte 9 2.1. Situaci´on actual de las antenas pasivas para estaci´on base ............ 9 2.2. Antenas Activas para BTS .............................. 14 2.3. Estudio sobre las redes de conformado digital ................... 15 2.4. Evoluci´on del desarrollo en el ´ambito de las BTS ................. 15 3. Dise˜no del prototipo te´orico 17 3.1. Teor´ıa de arrays unidimensionales de antenas ................... 17 3.2. Especificaciones de la unidad de conformado de haz ................ 19 3.2.1. Dise˜no de un array de antenas con elementos desfasados entre s´ı .... 21 3.2.2. Etapa RF previa a la unidad de conformado de haz ........... 22 3.3. Dise˜no de la unidad de conformado de haz ..................... 23 3.3.1. Etapa de conversi´on de la se˜nal en dominio anal´ogico a digital ..... 23 3.3.2. Etapa de conformado del haz de radiaci´on en recepci´on ......... 26 3.3.2.1. Teor´ıa de la aproximaci´on a se˜nal de banda estrecha ...... 27 vii ´ Indice viii 3.3.2.2. Modelo matem´atico de la etapa de conformado de haz de radiaci´on en recepci´on ........................ 28 3.3.3. Enlace de recepci´on del conformador de haz de radiaci´on ........ 30 3.3.3.1. Obtenci´on de tramas IQ a partir de la se˜nal digital ...... 30 3.3.3.2. Etapa de diezmado de tramas IQ de la se˜nal digital ...... 31 3.3.3.3. Filtrado con ra´ız de coseno realzado de las tramas IQ ..... 34 3.3.4. Enlace de transmisi´on del conformador de haz de radiaci´on ....... 36 3.3.5. Etapa de conformado del haz de radiaci´on en transmisi´on ........ 37 3.3.6. Etapa de conversi´on de la se˜nal en dominio digital a anal´ogico ..... 39 4. Simulaci´on del conformador de haz de radiaci´on 41 4.1. Simulaci´on del enlace de recepci´on con 1 solo elemento radiante ........ 42 4.1.1. Simulaci´on del enlace de transmisi´on en conjunto con el de recepci´on con un solo elemento radiante ........................ 46 4.2. Simulaci´on del conformado de haz en recepci´on y transmisi´on .......... 47 5. Implementaci´on de la red de conformado de haz 51 5.1. Implementaci´on de la conversi´on anal´ogico-digital en el prototipo del enlace de recepci´on ....................................... 52 5.2. Implementaci´on del enlace de recepci´on del conformador del haz de radiaci´on para una entrada anal´ogica ............................. 56 5.3. Implementaci´on del enlace de transmisi´on del conformador del haz de radiaci´on para una salida anal´ogica .............................. 59 5.4. Implementaci´on de la conversi´on digital-anal´ogica en el prototipo del enlace de transmisi´on ...................................... 61 5.5. Implementaci´on del conformado de haz en transmisi´on y recepci´on del prototipo 63 6. Conclusiones y futuras mejoras del proyecto 67 6.1. Conclusiones ..................................... 67 6.2. Futuras mejoras .................................... 69 A. Antenas Activas 73 A.1. Contexto y situaci´on de las antenas activas para estaciones base ......... 73 A.2. Estructura de las antenas activas .......................... 74 A.3. Ventajas de las antenas activas ........................... 76 B. El standard WCDMA 79 B.1. Contexto sobre el que se sit´ua el protocolo WCDMA ............... 79 B.1.1. Caracter´ısticas del protocolo WCDMA ................... 79 B.1.2. La capa f´ısica de WCDMA ......................... 81 C. El protocolo CPRI 83 C.1. Comparando los protocolos CPRI y OBSAI .................... 83 C.2. An´alisis del protocolo CPRI ............................. 85 C.2.1. Determinaci´on del standard wireless a utilizar ............... 85 C.2.2. Estructura de la trama CPRI ........................ 86 C.2.3. Formato de los datos de salida CPRI .................... 87 Abreviaturas PFC Proyecto Fin de Carrera BBU Base Band Unit RRU Remote Radio Unit MIMO Multiple Input Multiple Output WCDMA Wide Code Division Multiple Access TDMA Time Division Multiple Access FDMA Frequency Division Multiple Access MSC Mobile Switching Center RF Radio Frequency CPRI Common Public Radio Interface OBSAI Open Base Station Architecture Initiative ORI Open Radio Interface FPGA Field Programmable Gate Array BW Band Width ADC Analog Digital Converter ISI Inter Symbolic Interference DAC Digital Analog Converter HSPA High Speed Packet Access LTE Long Term Evolution GSM Global System for Mobile communications UE User Equipment FSTD Frequency Switched Transmit Diversity SON Self Organized Network CFR Crest Factor Reduction RET Remote Electrical Tilt xv Abreviaturas xvi UMTS Universal Mobile Telecommunications System RNC Radio Network Controller QoS Quality ofService ARQ Automatic Repeat reQuest PSTN Public Switched Telephone Network FDD Frequency Division Duplexing TDD Time Division Duplexing OSI Open System Interconnection UTRAN UMTS Terrestrial Radio Access Control OSI Open System Interconnection SFP Small Form-factor Pluggable transceptor BER Bit Error Rate DDR Dual Data Rate DDC Digital Down Conversion DUC Digital UpConversion SNR Signal to Noise Ratio CRC Cyclic Redundancy Check FMC FPGA Mezzanine Card BTS Base Transceiver Station FEC Forward Error Correction RE Radio Equipment REC Radio Equipment Control BPSK Binary Phase Shift Keying QPSK Quadrature Phase Shift Keying OpEx Operational Expenditures CapEx Capital Expenditures FIFO First InFirst Out SERDES SERializer/DESerializer MSB Most Significant Bit LSB Less Significant Bit OFDM Orthogonal Frequency Division Multiplexing Cap´ıtulo 1 Introducci´on 1.1. Contexto del proyecto Este PFC ha sido realizado en la empresa TELNET Redes Inteligentes [1] como uno de sus proyectos de I+D+i, iniciando el desarrollo de antenas activas (Fig 1.1). Se ubica dentro de la secci´on de antenas para estaci´on base evaluando una posible soluci´on que ofrecer como producto final al cliente. Ofrecer´a al operador una red m´as vers´atil y simple de dise˜nar, pudi´endose realizar de una manera escalada y reubic´andose seg´un los requisitos. Para ello modificar´a las diferentes inclinaciones del haz de radiaci´on variando el ´area cubierta por la antena y pudiendo distribuir la capacidad entre ´areas en funci´on de la demanda. Figura 1.1: Concepto de antena activa. 1 Cap´ıtulo 1. Introducci´on 2 El proyecto pretende sentar las bases para un futuro desarrollo de esta antena dise˜nando, simulando e implementando un prototipo funcional de las tareas b´asicas a realizar, posibilitando el que en el futuro se contin´ue con un prototipo completo sobre los principios que aqu´ı se describen. El prototipo realizar´a las funciones de recepci´on, tratamiento y transmisi´on de la se˜nal digital, el conformado del haz de radiaci´on y las conversiones entre dominios digital y anal´ogico necesarias. La se˜nal digital viajar´a en forma de tramas IQ (fase y cuadratura) desde la estaci´on base entramadas bajo alguno de los m´ultiples protocolos destinados a estandarizar las comunicaciones entre la BBU (BaseBand Unit) y la RRU (Remote Radio Unit). La red de conformado permite controlar la se˜nal aplicada a cada elemento radiante previo paso por una etapa de adaptaci´on en radiofrecuencia. La se˜nal es procesada por cada una de las ramas del sistema, una por cada elemento transmisor/receptor. De este modo se abre un abanico de posibilidades de cara a las nuevas exigencias del mercado. Para m´as informaci´on sobre las antenas activas consultar el anexo A. El resultado final del proyecto servir´a para estudiar la viabilidad del desarrollo de un producto comercial en cuyo caso podr´ıa formar la base de una antena de m´as caracter´ısticas, MIMO (Multiple Input Multiple Output), m´ultiples arrays, auto ajuste etc... 1.2. Escenario de trabajo Para entender el escenario en el que se ubica el proyecto es importante definir la estructura actual en las comunicaciones m´oviles. La red de comunicaciones m´oviles (Fig 1.2) est´a compuesta de celdas que dan cobertura a diferentes dispositivos m´oviles que se comunican entre s´ı [2]. En el caso de este proyecto la tecnolog´ıa de acceso al medio es WCDMA (Wideband Code Division Multiple Access) (V´ease el anexo B), protocolo basado en la diferenciaci´on por c´odigo. Este standard presenta mayor eficiencia espectral que otros sistemas menos complejos como son TDMA (Time Division Multiple Access) o FDMA (Frequency Division Multiple Access), permitiendo transmitir con mayores tasas binarias y aprovechando el espectro de frecuencia de manera m´as ´optima. El Cap´ıtulo 1. Introducci´on 3 dispositivo de usuario se conecta a la estaci´on base y ´esta al MSC (Mobile Switching Center), encargado de conectar el dispositivo de usuario a la PSTN (Public Switched Telephone Network). Figura 1.2: Esquema general de una red de comunicaciones m´oviles. La BTS (Base Transceiver Station) tiene se compone de una BBU, las RRUs y antenas encargadas de radiar en RF (Radiofrecuencia). Cada BBU puede manejar varias RRU enviando la informaci´on digital en banda base por medio de fibra ´optica. La RRU recibe esta informaci´on entramada mediante protocolos como pueden ser CPRI (Common Public Radio Interface)[3] uOBSAI (Open Base Station Architecture Initiative)[4](v´ease el anexo C) y se encarga de desentramarla, realizar el procesado digital y convertirla a se˜nal anal´ogica. Una vez en dominio anal´ogico debe aplicarle un procesado de adaptaci´on en una etapa RF donde la se˜nal se ver´a amplificada en potencia y desplazada a la frecuencia que opera la red. De este modo, la se˜nal estar´a lista para ser transmitida por la antena pasiva. En recepci´on, el proceso act´ua de manera inversa, la se˜nal radiada es recibida por la antena pasiva en la frecuencia de la red, se transmite a la RRU donde es acondicionada, tanto en amplitud como en frecuencia, convertida a dominio digital y desplazada a banda base. La se˜nal digital en banda base es transmitida a la BBU donde es gestionada para ser transmitida hacia la red p´ublica. Definido el escenario sobre el que se ubica el proyecto, el sistema que se propone (Fig 1.3), una vez puesto en conjunto con una etapa en radiofrecuencia y los elementos radiantes, realiza las funciones descritas por la RRU y la antena pasiva en un solo dispositivo. Abarca en recepci´on desde la se˜nal anal´ogica en frecuencia intermedia hasta la obtenci´on de los paquetes de informaci´on IQ en banda base. En transmisi´on se parte de los paquetes IQ ya desentramados de Cap´ıtulo 1. Introducci´on 4 la se˜nal ´optica bajo protocolo CPRI, hasta la construcci´on de la se˜nal que se desea transmitir en dominio anal´ogico en la misma frecuencia intermedia. Figura 1.3: Esquema conceptual del prototipo conformador del haz de radiaci´on. Adem´as, se realizar´a la recepci´on de la se˜nal en las entradas del prototipo de forma simultanea, estando desfasadas progresivamente entre s´ı y la transmisi´on de la se˜nal por sus m´ultiples salidas con los desfases progresivos oportunos para lograr el grado de inclinaci´on en el haz de radiaci´on deseado. Otra t´ecnica para variar la forma del haz de radiaci´on consiste en aplicar una graduaci´on (tappering) en la amplitud de la se˜nal con la que se alimentan los elementos radiantes de la antena, creando diferentes patrones del diagrama de radiaci´on. 1.3. Objetivo del proyecto El objetivo principal del proyecto es el dise˜no, simulaci´on e implementaci´on de un sistema de transmisi´on y recepci´on digital con conformado del haz de radiaci´on para antenas activas. ´ Este ser´a capaz de realizar las siguientes tareas: Recibir y transmitir simult´aneamente una se˜nal WCDMA por varios elementos radiantes. Realizar una correcta demodulaci´on de la se˜nal digital para conseguir los datos transmitidos en forma de tramas IQ. La aplicaci´on de diferentes algoritmos de procesado de la se˜nal digital que la adapten para su correcta recepci´on y transmisi´on. Conocido el ´angulo de inclinaci´on del haz de radiaci´on deseado, aplicar los desfases pertinentes a cada una de las se˜nales de los elementos radiantes para conseguir el conformado de haz. Cap´ıtulo 1. Introducci´on 5 Implementaci´on de todas estas tareas en un sistema de procesamiento digital en tiempo real y de manera s´ıncrona controlado por una FPGA (Field Programmable Gate Array). Manejo de perif´ericos externos a la FPGA en la placa de prototipado mediante un microprocesador embebido. 1.4. Tareas a realizar Para la correcta realizaci´on de un prototipo que sea funcional y ´util se realizar´an las siguientes tareas: IEstado del arte: Realizar un estudio de las soluciones presentes en las estaciones base y de todas las funcionalidades y posibilidades que pueden ofrecer dispositivos con las caracter´ısticas de las antenas activas respecto de las actuales. II Dise˜no te´orico: Dise˜nar en primera instancia el sistema completo para estudiar el posterior aprovisionamiento de componentes y modelar te´oricamente cada uno de los bloques (filtros, diezmadores etc. . . ) como base para su implementaci´on. III Simulaci´on: Simulaci´on del sistema por bloques para identificar y corregir posibles fallos de dise˜no adem´as de comprobar el procesado de la se˜nal a lo largo del circuito. IV Estudio de la arquitectura: Familiarizarse con la arquitectura de cada uno de los componentes sobre los que se va a realizar la implementaci´on final. VImplementaci´on: Implementaci´on, puesta en marcha y verificaci´on del funcionamiento del sistema real con se˜nales WCDMA reales anal´ogicas bajo un hardware espec´ıfico para su test. 1.5. Herramientas utilizadas Para la realizaci´on de este PFC se han usado varias herramientas de software y componentes hardware. Una completa descripci´on de ellos queda documentada en el anexo F. Aqu´ı se describen las m´as importantes: Cap´ıtulo 1. Introducci´on 6 Para la generaci´on y captura de tramas de CPRI se hizo uso del equipo Absolute Analysis Investigator con su correspondiente conjunto de programas [5]. La simulaci´on del sistema completo se ha realizado con la herramienta Simulink de Mathworks [6]. El trabajo con FPGA y el microprocesador embebido se ha hecho mediante las herramientas de Xilinx ISE [7]. Los programas ISE project yPlanahead se utilizaron para programar el c´odigo en Verilog, XPS en el dise˜no del microprocesador, Impact para la comunicaci´on con las diferentes placas, Isim yModelSim en la simulaci´on de los c´odigos, Chipscope para la monitorizaci´on de las se˜nales dentro de la FPGA. En el apartado de hardware se us´o las placas de desarrollo Microhemir de TELNET Redes Inteligentes [8] con la FPGA Spartan 6 de Xilinx y la placa de evaluaci´on VC707 de Xilinx en conjunto con las FMC (FPGA Mezzanine Card) DAC/ADC Eval Board fabricadas por TELNET Redes Inteligentes. Matlab para realizar comprobaciones de las se˜nales trabajadas en las fase de test y Matlab Filter Design Tool en la obtenci´on de coeficientes de filtros dados unos par´ametros de dise˜no [6]. La creaci´on y edici´on de c´odigo se realiz´o conjuntamente con los programas Sublime Text 3 yNotepad++. 1.6. Organizaci´on de la memoria La memoria se divide en una parte principal que explica los aspectos m´as importantes del desarrollo del PFC y una segunda parte de anexos orientada a aquel contenido que se considera complementario para la comprensi´on del proyecto. En la primera, se realizar´a un repaso al estado del arte sobre el campo en el que se sit´ua el proyecto y de la situaci´on actual. Sus tres etapas principales de dise˜no, simulaci´on e implementaci´on finalizando con unas conclusiones finales y posibles desarrollos de cara al futuro. La segunda parte de la memoria se compone de los distintos anexos que se han generado a lo largo del proyecto para complementar con m´as profundidad la comprensi´on de ´este. En el siguiente cuadro (Cuadro 1.1) aparecen listados seg´un su orden de aparici´on. Cap´ıtulo 2. Estado del arte 13 ROE =Ratio de onda estacionaria =1+|| 1||(2.5) RL = 20log10() = 20log10(ROE 1 ROE +1) (2.6) Productos de intermodulaci´on: Los productos de intermodulaci´on son generados por las no linealidades del amplificador de salida del transmisor (por ejemplo, los semiconductores, los klystrons, etc. . . ) y de los dispositivos pasivos tales como combinadores, circuladores. . . Surgen al transmitir 2 o m´as portadoras simult´aneamente con un sistema no lineal y causan interferencias, pudiendo bloquear uno o m´as canales de recepci´on en la antena. Las no-linealidades generan r´eplicas de las se˜nales transmitidas en otras frecuencias derivadas de la combinaci´on de las primeras. Si estas r´eplicas est´an en frecuencias donde se transmite o recibe informaci´on se generan interferencias. Para minimizar el efecto de los productos de intermodulaci´on se deben tomar medidas en la estructura de la antena y los materiales utilizados para poder atenuar la amplitud de las se˜nales replicadas de modo que, aunque existan, no degraden el funcionamiento en la antena [12]. Aislamiento entre las bandas de frecuencia y polarizaciones: Es el nivel de aislamiento m´ınimo entre bandas frecuenciales de trabajo de la antena y las polarizaciones para una misma banda de trabajo. Debe ser menor de 30 dB para que no aparezcan interferencias que afecten al funcionamiento de la antena. Por otro lado tambi´en se deben de tener en cuenta los siguientes par´ametros relativos al diagrama de radiaci´on de la antena: Ancho del haz horizontal: Es la separaci´on angular de las direcciones en las que el diagrama de radiaci´on de potencia toma el valor mitad del m´aximo en el corte horizontal. Su valor t´ıpico se encuentra entre los 60o65o[11]. Ancho de haz vertical: Es la separaci´on angular de las direcciones en las que el diagrama de radiaci´on de potencia toma el valor mitad del m´aximo en el corte vertical. Su forma depende del n´umero de elementos en el array, la distancia entre ellos y las amplitudes con las que son alimentados [11]. Supresi´on de l´obulos secundarios: Mide el nivel de potencia que hay entre el haz principal y los l´obulos secundarios. El objetivo es minimizar este valor para aprovechar la potencia disponible y radiar la se˜nal dentro del ´area deseada. Cap´ıtulo 2. Estado del arte 14 Factor de polarizaci´on cruzada: La radiaci´on de una antena en una polarizaci´on especificada se denomina polarizaci´on de referencia o copolar, mientras que a la radiaci´on en la polarizaci´on ortogonal se la conoce como polarizaci´on cruzada. El cociente de las potencias contenidas en ambas polarizaciones es el factor de polarizaci´on cruzada, una medida de la pureza de polarizaci´on [11]. Ganancia de la antena: La ganancia de una antena se define como la relaci´on entre la densidad de potencia radiada en una direcci´on y la densidad de potencia que radiar´ıa una antena isotr´opica, a igualdad de distancias y potencias entregadas a la antena [11]. G=⌘DG(dBi)=D(dBi)L(dB) (2.7) Donde Ges la ganancia, ⌘la eficiencia y Dla directividad de la antena. Expres´andola en funci´on de la frecuencia: G=4⇡ 2Ae (2.8) donde Ges la ganancia, la longitud de onda y Ae el ´area efectiva de la antena. 2.2. Antenas Activas para BTS La base te´orica de las antenas activas en BTS consiste en integrar la RRU en la antena pasiva de modo que se puedan aprovechar todos los beneficios surgidos de dicha combinaci´on [13][14][15]. Con esta uni´on se pasa de tener los tres elementos de las actuales instalaciones a tener solamente dos. Con ello las ventajas son diversas. En el plano energ´etico, teniendo un solo dispositivo que ejerce las funciones de la RRU y de la antena pasiva se tienen menos p´erdidas derivadas de su consumo, repercutiendo directamente en la relaci´on de se˜nal a ruido. Realizando las funcionalidades de la RRU dentro de la antena, la se˜nal es de dominio digital hasta la etapa RF previa al elemento radiante, aplicando con procesado digital una parte de las operaciones que antes se realizaban bajo dominio anal´ogico. Adem´as, al controlar la se˜nal de cada elemento radiante de manera digital se obtienen una serie de beneficios como son la posibilidad de incorporar mejoras al sistema sin introducir cambios de hardware o la modificaci´on del haz de radiaci´on. Una completa descripci´on de las antenas activas queda a disposici´on en el anexo A. Cap´ıtulo 2. Estado del arte 15 2.3. Estudio sobre las redes de conformado digital Para la b´usqueda de informaci´on referente a la red de transmisi´on y recepci´on con conformado de haz de radiaci´on, adem´as de buscar proyectos con objetivos similares a los de ´este, se estudiaron de las t´ecnicas empleadas por las RRU actuales, puesto que gran parte de las funciones a realizar por la red de este proyecto son realizadas actualmente por la RRU: El articulo de Xiaofei Dong para la revista electr´onica EE Times “Designing remote radio heads on high-performance FPGAs”[16] fue una gran fuente de inspiraci´on que, a´un siendo un art´ıculo informativo, informaba de las tendencias m´as innovadoras para implementar funciones propias de una RRU mediante FPGA (Fig 2.3). Figura 2.3: Concepto de downlink en una RRUcon seg´un Xiaofei Dong [16]. Se estudi´o y compar´o diferentes tipos de filtros para su implementaci´on en la cadena de recepci´on, sus ventajas y desventajas. Para ello se compararon el filtro ra´ız de coseno realzado, el filtro de ra´ız Nyqvist de Harry y diferentes tipos de filtros paso bajo [17]. Respecto a trabajos realizados con anterioridad que asemejen sus objetivos con los del proyecto cabe destacar dos t´esis, las presentadas por Rik Portengen [18]yJuan Antonio Torres Rosario [19] con un enfoque parecido pero sin una aplicaci´on real. La diferencia con estos proyectos es que mientras ellos se basan en la asignaci´on de pesos para realizar el conformado de haz, este proyecto realiza los desfases en la etapa de mezclado con el generador senoidal. 2.4. Evoluci´on del desarrollo en el ´ambito de las BTS El desarrollo comercial de las antenas activas para BTS se inicia en el a˜no 2006 con los primeros conceptos y prototipos de Huawei y Nokia Siemens. A d´ıa de hoy, la especificaci´on por parte del Cap´ıtulo 2. Estado del arte 16 3GPP, el organismo que se encarga de estandarizar los equipos y redes de telecomunicaciones, sigue en constante revisi´on y actualizaci´on por lo que su implantaci´on en escenarios reales es pr´acticamente nula. El secretismo en las empresas involucradas es m´aximo y la informaci´on que se puede encontrar es meramente orientativa y comercial, no va m´as all´a de poder conocer las funcionalidades que pueden aportar. Las empresas que actualmente tienen los productos m´as desarrollados son las siguientes: Huawei, Nokia-Siemens, Commscope, ZTE, Alcatel Lucent, Ericsson. La situaci´on actual presenta un mercado sin modelos comercializados de estas antenas, siendo la mayor´ıa prototipos. Dada la envergadura del producto se han encontrado bastantes asociaciones entre empresas para desarrollar las antenas de manera conjunta como es el caso de Commscope y Ubidyne, dividiendo el trabajo en la parte digital de procesado de la se˜nal y la parte de RF. Los fabricantes apuestan porque que las necesidades de mayor capacidad impulsen la demanda de las antenas para su comercializaci´on [20][21]. Con esta informaci´on se concluy´o que la mejor manera de empezar a desarrollar la antena activa en forma de PFC era dise˜nar e implementar la base sobre la que se sustenten todas las caracter´ısticas que distinguen las antenas activas de la soluci´on actual, una red de conformado de haz con procesamiento digital de la se˜nal que permita variar el ´angulo de inclinaci´on de su haz de radiaci´on. Cap´ıtulo 3 Dise˜no del prototipo te´orico 3.1. Teor´ıa de arrays unidimensionales de antenas Bas´andose en el principio de superposici´on derivado de la linealidad de las ecuaciones de Maxwell, bajo medios lineales, si se superponen elementos id´enticos e igualmente orientados se puede emplear la siguiente funci´on (pag 4.4 [22]) para definir el campo el´ectrico radiado por un elemento trasladado respecto al origen de coordenadas y alimentado con un fasor de corriente Ii: ~ Ei(r, ✓,)= ~ Enor(r, ✓,)·Ii·ejKˆr·~ri(3.1) Con ~ Enor(r, ✓,) = el campo radiado que aparece asociado a la distribuci´on de corriente generada por una elemento isotr´opico centrada en el origen. K=2⇡  ~ri= el vector posici´on del campo Atendiendo a la propiedad de superposici´on, el campo radiado por el conjunto de elementos que conforma la agrupaci´on tomar´a la forma: ~ E(r, ✓,)= N1 X i=0 ~ Ei(r, ✓,)= ~ Enor(r, ✓,)· N1 X i=0 Ii·ejKˆr·~ri(3.2) El campo total radiado se puede expresar como el producto del campo del elemento b´asico, supuesto situado en el origen y alimentado con un fasor de corriente normalizado a la unidad, 17 Cap´ıtulo 3. Dise˜no del prototipo te´orico. 18 por el factor de array FA: FA(✓,)= N1 X i=0 Ii·ejKˆr·~ri(3.3) ~ E(r, ✓,)= ~ Enor(r, ✓,)·FA(✓,) (3.4) El factor de array es funci´on de: La posici´on relativa de los elementos. Los coeficientes de alimentaci´on Ii. La frecuencia. Ahora, considerando una agrupaci´on (Fig 3.1) lineal rectil´ınea con espaciado dconstante entre los elementos, formada por N antenas id´enticas sobre el eje z, situadas en las posiciones zn=nd y alimentadas con fasores de corrientes In, donde n=0,1,..,N 1. Figura 3.1: Agrupaci´on de antenas unidimensional con frente de ondas en un ´angulo ✓. Si se denota con ~ Jo(~r0) a la distribuci´on de corriente que aparece sobre la antena b´asica centrada en el origen de coordenadas cuando a su entrada se excita con un fasor de corriente unitario, el factor de array se puede denotar como: FA(✓,)= N1 X i=0 Ii·ejKˆr·~ri(3.5) donde ~r n=k·d·ˆz(3.6) ˆr·~r n=k·d·cos✓(3.7) Cap´ıtulo 3. Dise˜no del prototipo te´orico. 19 En los sistemas de alimentaci´on t´ıpicos, los fasores de corriente Inse alimentan con un t´ermino de fase progresiva entre antenas consecutivas, escribi´endose: In=an·ej·n·↵(3.8) donde anes la amplitud del elemento y ↵la fase del elemento. Por lo que el factor de agrupaci´on es, en estas condiciones: FA(✓,)= N1 X n=0 In·ejnKd cos✓= N1 X n=0 an·ejnKd cos✓+jn↵= N1 X n=0 In·ejn (3.9) Definiendo, para simplificar esta expresi´on, la funci´on de ´angulo el´ectrico como: =k·d·cos✓+↵(3.10) Esta funci´on representa la diferencia en la contribuci´on de fase en campo lejano debido a la diferencia de caminos entre dos antenas consecutivas (kdcos✓) y el desfase progresivo en el sistema de alimentaci´on (↵). Por lo tanto, la expresi´on del campo el´ectrico radiado por la agrupaci´on es: E(r, ✓,)=Enor(r, ✓,)· N1 X n=0 an·ejn (3.11) Es importante denotar que si el array estuviese orientado sobre el eje x o y la expresi´on ser´ıa diferente al depender de kxokyen vez de kz. Tomando la ecuaci´on 3.10 se puede ver que, para una k y d fijas, variando ↵se consigue variar ✓, es decir, el ´angulo de radiaci´on con el que el frente de ondas se rad´ıa. 3.2. Especificaciones de la unidad de conformado de haz De cara a conseguir realizar los objetivos propuestos se debe de tener en cuenta las restricciones que plantea el escenario de trabajo: La se˜nal anal´ogica recibida contiene una portadora WCDMA [23] procedente de una etapa RF anterior, trasladada en a una frecuencia intermedia de 140 MHz, con un ancho de banda de 5 MHz seg´un la especificaci´on WCDMA y una amplitud acondicionada a la entrada del ADC (Analog-Digital Converter) de 0 dBm. La especificaci´on, adem´as, Cap´ıtulo 3. Dise˜no del prototipo te´orico. 20 exige un filtrado en ra´ız de coseno realzado con un factor de roll-o↵=0,22 tanto en la rama de recepci´on como en la de transmisi´on. El ancho de banda de la portadora es de 5 MHz, pero su frecuencia de chip es de 3.84 MHz por lo que para poder tomar varias muestras se utiliza un factor de sobremuestreo de 4 precisando por ello un ancho de banda de 15.36 MHz. La distancia entre los elementos radiantes es de d=0,8'130 mm con f= 1940 MHz y=c f=0,154m. La antena se compone de un array de 4 elementos unidimensional. Para el desarrollo te´orico se supondr´a el array de elementos sobre el eje z. Adem´as, se establecen una serie de requisitos principales que afectan al desarrollo del conformador de manera general: Escalabilidad: Dada la magnitud del proyecto sobre el que se sustenta este PFC es importante mantener una gran organizaci´on y modularidad para poder verificar de una manera sencilla y eficaz cada funci´on cuando se vayan a˜nadiendo nuevas caracter´ısticas. Fiabilidad: Puesto que se pretende realizar un prototipo completamente funcional, es imprescindible que este sea fiable en la prestaci´on de sus servicios, eficaz en la ejecuci´on y eficiente en los tiempos. Figura 3.2: Escenario de trabajo para prototipado del ADC y downlink compuesto de una fuente de alimentaci´on un generador de frecuencias, un osciloscopio y la placa de desarrollo Microhemir. Cap´ıtulo 3. Dise˜no del prototipo te´orico. 21 3.2.1. Dise˜no de un array de antenas con elementos desfasados entre s´ı Figura 3.3: Esquema del conformador de haz de radiaci´on en recepci´on y transmisi´on. Un array de antenas desfasadas tipo presenta un grupo de elementos radiantes id´enticos entre s´ı, cada una con su red de alimentaci´on, desfase y amplificaci´on y una red de suma para conseguir la se˜nal del haz en un punto. Para cada elemento se aplica un producto de pesos multiplicando la se˜nal recibida por su correspondiente peso en amplitud y fase dependiendo de la configuraci´on del haz de radiaci´on. La red del conformado de haz puede estar compuesta de lentes de microondas, gu´ıas de ondas, lineas de transmisi´on o circuitos de microondas impresos que apliquen los pesos a las se˜nales. La aplicaci´on de los desfases a las se˜nales est´a basada en las matrices multihaz, redes de transmisi´on/recepci´on con la capacidad de conformar varios haces diferentes. La matriz multihaz m´as t´ıpica es la matriz de Butler [24], est´a formada por un array de 4 elementos con 4 uniones desfasadas 90oentre s´ı y dos desfasadores de 45o. Siguiendo la se˜nal por los diferentes caminos se pueden conformar 4 haces que difieren en el ´angulo de inclinaci´on. Para realizar el proceso desde un punto de vista digital, la se˜nal se descompone en fase y cuadratura proces´andola en banda base de manera independiente y realizando el desfase a la hora de sacar las componentes IQ (Fig 3.3). Para ello se precisan conversores ADC y DAC (Digital-Analog Converter) que conviertan la se˜nal entre los dominios anal´ogico-digital y un procesador digital que realice las operaciones de la se˜nal en dominio digital, adem´as de una etapa RF previa que acondicione la se˜nal recibida por el array para que el conformador de haz digital la pueda procesar. Cap´ıtulo 3. Dise˜no del prototipo te´orico. 22 3.2.2. Etapa RF previa a la unidad de conformado de haz Figura 3.4: Esquema de la etapa RF previa al conformador de haz digital en transmisi´on y recepci´on. Para que la se˜nal pueda ser procesada por el conformador de haz digital es necesario que ´esta sea acondicionada por una etapa RF previa (Fig 3.4). La etapa es replicada por cada elemento radiante tanto en recepci´on como en transmisi´on, en este caso, 4 veces. En recepci´on, el elemento radiante recibe la se˜nal en una frecuencia de 2 GHz y la se˜nal debe ser amplificada por un LNA debido a que su potencia es muy baja. Tras realizar un filtrado paso banda eliminando las componentes fuera de la banda de inter´es se vuelve a acondicionar la se˜nal. ´ Esta se mezcla con la se˜nal de un oscilador local para trasladarla a una frecuencia intermedia de 140 MHz, frecuencia apropiada para la conversi´on a digital con el ADC. Por ´ultimo, se realiza un filtrado para eliminar la imagen fruto del mezclado con el oscilador local y se alimenta el ADC. En transmisi´on, partiendo de la se˜nal WCDMA, la figura de ruido no es tan cr´ıtica por lo que la amplificaci´on se realiza con drivers. Los drivers son acompa˜nados de atenuadores para conformar el control autom´atico de ganancia y la se˜nal es trasladada en frecuencia mediante un mezclador junto con una se˜nal generada con el oscilador local. Tanto este oscilador como el de la etapa en recepci´on precisan de drivers para amplificar su se˜nal y adecuarla a la amplitud de la se˜nal de datos. Tras la etapa del mezclado se filtran las im´agenes surgidas de ´esta y se transmite la se˜nal al elemento radiante. Una vez se tenga el prototipo del conformador con los elementos radiantes y la etapa RF ser´a necesario implementar un camino de feedback entre la salida de la etapa RF y la FPGA. De este modo se podr´a medir el desfase introducido en la se˜nal debido a la longitud del camino y autocalibrar el sistema. Para ello se ajustan los Cap´ıtulo 3. Dise˜no del prototipo te´orico. 29 La se˜nal, a la entrada de cada elemento: f(t, pn)=cn(t)=x(t⌧n)cos(wRF (t⌧n)),n=0, ...., N 1 (3.25) utilizando la aproximaci´on de banda estrecha: ⇡x(t)cos(wRF t✓0 n) (3.26) Donde ✓0 n=wRF ⌧ncon ⌧nel retardo temporal al que se ve sometido el elemento n. Al pasar por la etapa RF, la se˜nal es trasladada a la frecuencia intermedia multiplic´andola por un oscilador local. Este oscilador modifica la se˜nal de entrada en la parte del coseno con la frecuencia intermedia. Para conseguir el retardo en frecuencia intermedia equivalente al presente en la frecuencia original: wFI⌧FI =wRF ⌧RF (3.27) Por lo tanto, tras pasar por el oscilador local de la etapa RF, al inicio del enlace de recepci´on digital se encuentra la siguiente se˜nal: gn(n)=x(n)cos(wIFn✓0 n) (3.28) donde ✓0 n=wRF ⌧n(3.29) el desfase a la frecuencia de trabajo de la se˜nal de entrada. El objetivo es procesar la se˜nal original xny para ello se deber´a mezclar con un oscilador generando un desfase equivalente al de la se˜nal de entrada. Para mantener la aproximaci´on de banda estrecha y anular el retardo con el que llega la se˜nal al array se mezcla cada se˜nal de los diferentes elementos con los tonos senoidales generados por sendos osciladores, cada uno desfasado con un valor diferente para cada elemento radiante. De esta forma, a la entrada de los mezcladores: sn(n)=xn(n⌧RF )cos(wFInwRF ⌧RFn) (3.30) Cap´ıtulo 3. Dise˜no del prototipo te´orico. 30 Multiplicando por el tono desfasado y aplicando la aproximaci´on de banda estrecha: s0 n(n)=x(n)cos(wFInwRF ⌧RFn)cos(wFInwFI⌧FIn) (3.31) En dominio frecuencial: X(w)ejwRF ⌧RF e+jwFI⌧FI (3.32) Finalmente los cosenos quedan anulados por lo que la se˜nal queda: s0(n)'x(n) (3.33) De este modo se obtiene la se˜nal original en banda base sin desfase para su posterior procesado digital. Multiplicando por se˜nales senoidales desfasadas entre s´ı 90ose consiguen extraer las tramas IQ de la se˜nal. 3.3.3. Enlace de recepci´on del conformador de haz de radiaci´on 3.3.3.1. Obtenci´on de tramas IQ a partir de la se˜nal digital Una vez se dispone de la se˜nal captada procedente de los 4 elementos radiantes se procede a obtener las tramas IQ de esta se˜nal mediante una etapa DDC (Digital DownConversion). Este proceso se llevar´ıa a cabo multiplicando la se˜nal digital por una senoide y por esa misma se˜nal desfasada 90o, ambas generadas por un oscilador local a una frecuencia igual a la de la se˜nal de entrada al bloque, en este caso 13.6 MHz (Fig 3.10). Normalmente a ´esto le sigue un filtrado de paso bajo con una frecuencia de muestreo igual al ancho de banda de la se˜nal ya en banda base pero, dado que posteriormente se realiza un diezmado de la se˜nal con su filtrado paso bajo asociado, no es necesario redundar en ello. Por lo tanto, en todo el modelo matem´atico anterior habr´ıa que a˜nadir en otra rama la multiplicaci´on por una se˜nal sen(wFInwFI⌧FIn). Si a la entrada se halla una se˜nal de la forma g[n]=x[n]cos[wIFn] (3.34) Cap´ıtulo 3. Dise˜no del prototipo te´orico. 31 Figura 3.10: Esquema de la etapa de mezclado para la obtenci´on de las tramas IQ. Al multiplicar por las se˜nales senoidales 8 < : i[n]=[n]cos[wi]=x[n]cos[wi]cos[wi] q[n]=s[n]sen[wi]=x[n]cos[wi]sen[wi] (3.35) As´ı, tras la etapa DDC se dispone de 2 se˜nales en banda base IQ. 3.3.3.2. Etapa de diezmado de tramas IQ de la se˜nal digital La portadora original recibida se encontraba en 140 MHz y su imagen en 13.6 MHz. Como se ha avanzado anteriormente, es necesario muestrear a 76.8 MHz debido a que las se˜nales digitales no son trenes reales de pulsos binarios te´oricos. Al no disponer de un instante perfecto de muestreo es posible que, dependiendo de cuando se tome la muestra se escoja un valor err´oneo como se aprecia en la imagen (Fig 3.11). Por ello, es necesario tomar varias muestras de la se˜nal para posteriormente hallar su valor mediante correlaci´on. Para ello se aplicar´a una etapa de diezmado: Tasa de chip =T=3,84 MHz 4T= 15,36 MHz Fs=Frecuencia de muestreo = 76,8MHz Fs 5= 15,36 = 4T Como se ha expuesto anteriormente, una frecuencia v´alida para cumplir los requisitos del sobremuestreo es la de 76.8 MHz. Este n´umero de muestras es adem´as requisito del protocolo CPRI, donde en su especificaci´on exige que para el enlace de recepci´on se tomen como m´ınimo 1-2 muestras de chip1para realizar la correcta sincronizaci´on en la BTS y de 2-4 en el enlace 1El chip es valor muestreado binario Cap´ıtulo 3. Dise˜no del prototipo te´orico. 32 Figura 3.11: Se˜nal digital te´orica-Se˜nal digital real. de transmisi´on. Matem´aticamente se puede realizar de diferentes formas. Aqu´ı se exponen 2, por filtros en cascada y usando un filtro FIR lineal. Tomando como referencia un filtro integrador en cascada, su estructura se compone de una secci´on de integraci´on, operando a una frecuencia de muestreo alta combinada con una secci´on de acondicionamiento y operando a una frecuencia m´as baja. Estos filtros se pueden usar tanto para interpolar como para diezmar la se˜nal (Fig 3.12). Figura 3.12: Esquema del bloque diezmador mediante filtros en cascada CIC. Cap´ıtulo 3. Dise˜no del prototipo te´orico. 33 La funci´on de transferencia del filtro ser´ıa: H(z)=HN I(z)HN C(z)=(1 zRM )N (1 z1)N= (3.36) =[ RM1 X k=0 zk]N(3.37) HC(z)=1zRM ,H I(z)= 1 1z1,z 2C(3.38) con Rel factor de diezmado o interpolaci´on, Mel n´umero de etapas de retardo en cada etapa de acondicionamiento y Nel n´umero de etapas tanto en la parte de integraci´on como en la de acondicionamiento. Para realizar el diezmado mediante un filtro FIR lineal (Fig 3.13), si la frecuencia de muestreo final es M veces menor que la inicial: fs2=fs1 M(3.39) Figura 3.13: Etapa de diezmado con filtro FIR lineal. La disminuci´on de la frecuencia de muestreo se lleva a cabo tomando una de cada Mmuestras de la salida y replic´andolas posteriormente, desechando las M1 intermedias. Para este proyecto M= 5 y la relaci´on entrada-salida ser´a, en dominio temporal: x[n]=xa[nT]!# 5! y[n]=xa(n5T) (3.40) Este sistema es lineal pero no invariante temporal, es decir, un retardo de n muestras en la se˜nal de entrada no produce la misma se˜nal de salida retardada n muestras. Cuando se diezma una se˜nal como se acaba de describir, existe el peligro de que, aunque x[n] no contenga aliasing2, dado que y[n] corresponde a una frecuencia de muestreo menor, y[n] s´ı que lo tenga. Para que 2El aliasing es un fen´omeno que se produce en el diezmado cuando a las muestras de la se˜nal se le superponen las muestras de su componente 2⇡-peri´odica. Cap´ıtulo 3. Dise˜no del prototipo te´orico. 34 al diezmar por Mno exista aliasing, el ancho de banda de la se˜nal original deber´a ser : Bs<fsy 2=fsx 2M(3.41) Normalmente se cumplir´a ´unicamente que Bs<fsx 2por lo que ser´a necesario realizar un filtrado paso bajo digital previo de la se˜nal x[n] antes de ser diezmada. Para determinar la frecuencia de corte discreta necesaria es preciso conocer la frecuencia de muestreo a la que trabajar´a el filtro fsx. La frecuencia de corte ser´a por lo tanto fsx 2M. Xilinx ofrece un CORE IP para este prop´osito llamado FIR Compiler. Como su propio nombre indica utiliza la segunda forma expuesta tanto para la interpolaci´on como para el diezmado. A este CORE se le pasan los coeficientes del filtro a implementar hallados mediante la herramienta de Matlab fdatool. En este caso el factor de diezmado es de 5. Para definir el filtro prediezmado se precisa de una banda de stop igual a 76,8MHz 5·2que por definici´on es la necesaria para evitar aliasing y una banda de paso de hasta 3,84 MHz·(1 + ) donde es el factor de roll-o↵definido en la especificaci´on UMTS (Universal Mobile Telecommunications System) como 0.22. 3.3.3.3. Filtrado con ra´ız de coseno realzado de las tramas IQ Finalmente como ´ultima etapa del enlace de recepci´on se encuentra el filtrado en ra´ız de coseno realzado. Se utiliza este filtro porque dado un BER (Bit Error Rate), es el que menos potencia de transmisi´on requiere y como se est´a limitando en banda el espectro, eliminar´a la ISI (Interferencia Intersimb´olica) (Fig 3.14). La ISI aparece cuando, al limitar el ancho de banda de los pulsos, ´estos se deforman por los bordes. Figura 3.14: Se˜nal digital perfecta y afectada por ISI. El filtro perfecto para anular este efecto ser´ıa el filtro rectangular, pero en la pr´actica es imposible de realizar por lo que se utiliza el filtro ra´ız de coseno realzado donde un factor de roll-o↵igual a 0 equivaldr´ıa al filtro rectangular. Es, por lo tanto, una implementaci´on de un Cap´ıtulo 3. Dise˜no del prototipo te´orico. 35 filtro paso bajo de Nyquist, por lo que el espectro tendr´a simetr´ıa impar en 1 2T, donde Tes el per´ıodo del sistema de comunicaciones. Su descripci´on en el dominio frecuencial es: |H(f)|= 8 > > > > < > > > > : 0,si |f|1 2T 1 2[1 + cos(⇡T [|f|1 2T])],si 1 2T<|f|1+ 2T 0,resto (3.42) con 0 1 el factor de roll-o↵yTel periodo de la se˜nal. La respuesta impulsional en el dominio temporal: h(t)=sinc t T cos(⇡t T) 142t2 T2 (3.43) Como frecuencia de corte se toma el ancho de banda del chip WCDMA, ya sin tener en cuenta el ancho de banda a˜nadido por el filtrado de ra´ız de coseno realzado, es decir 3.84 MHz (Fig 3.15). Figura 3.15: Respuesta frecuencial del filtro ra´ız de coseno realzado para diferentes valores de factor de roll-o↵. ´ Esto finaliza la parte de recepci´on. El ´ultimo paso es la comunicaci´on con el exterior. En este caso la BTS se comunicar´a por medio de fibra ´optica entramando los paquetes IQ bajo el protocolo CPRI [27][28]. Tras varias pruebas y documentaci´on se comprob´o que la informaci´on tanto de los paquetes IQ como de la inclinaci´on del haz y otros par´ametros se ubican dentro de un campo de la trama llamado vendor specific. Mediante un estudio del mercado se averigu´o que cada marca vend´ıa su propio conjunto BTS-RRU, por lo que la comunicaci´on entre ellas era propia y s´olo se podr´ıa realizar mediante acuerdo comercial. Dada la inviabilidad de establecer comunicaci´on con la BTS por el momento, se decidi´o que la informaci´on dispuesta en paquetes IQ ya tratados se reenviase en transmisi´on como si tuviese su origen en la BTS, habiendo Cap´ıtulo 3. Dise˜no del prototipo te´orico. 36 pasado por el bloque de desentramado y dejando para un posible futuro la implementaci´on de un bloque de entramado/desentramado con paquetes CPRI. 3.3.4. Enlace de transmisi´on del conformador de haz de radiaci´on Figura 3.16: Esquema de la parte de transmisi´on del conformador del haz de radiaci´on te´orico. El camino para realizar el enlace de transmisi´on es te´oricamente inverso al enlace de recepci´on sustituyendo el filtro diezmador por uno interpolador con el mismo factor de interpolaci´on. Por lo tanto: 1. Dado que se ha utilizado un filtro ra´ız de coseno realzado como ´ultima etapa en el enlace de recepci´on, se utilizar´a el mismo filtro, con los mismos par´ametros, para el enlace de transmisi´on, de modo que tras los dos filtrados, el de recepci´on y transmisi´on, la se˜nal que queda es la deseada. 2. El filtrado de interpolaci´on se realiza, mediante los filtros en cascada, invirtiendo el orden de las etapas y colocando por lo tanto las etapas integradoras en primera instancia y las acondicionadoras despu´es. Por otro lado, el m´etodo de filtrado FIR lineal se basa en la inserci´on de ceros entre las muestras originales manteniendo la siguiente muestra y filtrando con un filtro paso bajo las nuevas im´agenes creadas que hacen diferente la se˜nal de salida de la de entrada. Las caracter´ısticas del filtro posterior son id´enticas a las del utilizado antes del diezmado. 3. Una etapa de DUC (Digital UpConversion) recibe 2 se˜nales en banda base, IQ, y las modula en diferentes se˜nales paso banda mezcl´andolas con un tono generado por los 4 osciladores locales a la frecuencia intermedia de 13.6 MHz y el desfase propio de cada Cap´ıtulo 3. Dise˜no del prototipo te´orico. 37 elemento para conformar el haz de radiaci´on. Dado que es posible encontrar overflow3, se debe truncar la se˜nal en el bit de menor peso puesto que la suma de dos n´umeros con nbits a 1 es de n+ 1 bits. 8 < : i0(n)=i(n)cos(wIFnwRF ⌧RF )=i(n)cos(wIFnwIF⌧IF) q0(n)=q(n)sen(wIFnwRF ⌧RF )=q(n)sen(wIFnwIF⌧IF) (3.44) Por lo que la salida de la etapa RF al subir en frecuencia ser´a: s(t)=x(t)=cos(wRF twRF ⌧RF ) (3.45) 4. El paso intermedio entre la salida del conformador del haz de radiaci´on y la entrada al transmisor RF con se˜nal anal´ogica es el conversor digital-anal´ogico. Este componente transforma una se˜nal digital en anal´ogica dando una corriente normalizada a la salida respecto a la entrada digital. Debe ser capaz de convertir a dominio anal´ogico todas las muestras que le lleguen procedentes de la FPGA por lo que, como se tiene una muestra cada T=1/(76,8MHz) deber´a tener como m´ınimo una frecuencia de salida de 76.8 Msps. 3.3.5. Etapa de conformado del haz de radiaci´on en transmisi´on Para realizar el conformado del haz de radiaci´on con cada uno de los elementos radiantes se debe saber de antemano la inclinaci´on del ´angulo del haz de radiaci´on que se desea implementar en el array de elementos. Partiendo del factor de array te´orico [22]: FA= N1 X n=0 anejn (3.46) Donde N= n´umero de elementos, =kdcos(✓)+↵yanla amplitud de cada uno de los elementos radiantes. Siendo k=2⇡/,d= distancia entre elementos, en este caso d=0,8, ✓= ´angulo de inclinaci´on del haz de radiaci´on y ↵= la progresi´on de fase siempre y cuando el Array se encuentre sobre el eje z. Por lo tanto para conseguir el m´aximo de radiaci´on (ver Fig 3.1): kdcos(✓)+↵= 0 (3.47) 3El overflow se presenta cuando el resultado de una operaci´on matem´atica entre dos operandos de n bits da como resultado un n´umero con m´as de n bits, resultando imposible almacenarlo en un espacio de n bits. Cap´ıtulo 3. Dise˜no del prototipo te´orico. 38 con ✓= el ´angulo de radiaci´on, as´ı que: ↵=kdcos(✓) (3.48) No se debe de confundir la ✓de este modelo con la ✓0con la que el frente de ondas incide en la figura 3.9 puesto que, como se muestra a continuaci´on, son diferentes 3.17. Figura 3.17: Esquema de la equivalencia entre los ´angulos incidentes. Por lo que se puede establecer la siguiente relaci´on: ✓=⇡ 2+✓0(3.49) Por lo tanto, para hallar el desfase ↵de cada elemento: ↵=2⇡0,8 cos(✓+pi 2) (3.50) Mientras que, como ya se hab´ıa visto: ⌧RF =✓ wRF (3.51) ⌧FI =✓ wFI (3.52) Realizando las conversiones de ✓a radianes. De este modo se halla la progresi´on de fase para cada elemento. Dado que un periodo de la se˜nal equivale a un desfase completo (360o) 2⇡= 360o)1 f(3.53) Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 45 Figura 4.4: Se˜nal a la salida del filtro prediezmado. Al realizar el downsampling de factor 5 se est´a replicando la se˜nal 5 veces en el espacio frecuencial donde antes solo hab´ıa una sola. Por ´ultimo, tras el paso por el filtro de ra´ız de coseno realzado (Fig 4.5) todas las se˜nales que no interesan fuera del ancho de banda del chip original (5/2MHz) quedan reducidas a una amplitud de -60 dB y por lo tanto se pueden considerar despreciables. Se puede observar la rampa en la se˜nal fruto de que el filtrado no es perfecto: Figura 4.5: Se˜nal a la salida del filtro raiz de coseno realzado en simulaci´on. Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 46 4.1.1. Simulaci´on del enlace de transmisi´on en conjunto con el de recepci´on con un solo elemento radiante Una vez realizada la simulaci´on del enlace de recepci´on para un elemento se procede a hacer lo propio para los 4 elementos prestando atenci´on a las potencias presentes a la salida de cada bloque. Tras el sumatorio de las entradas se escala la suma para normalizar la se˜nal. En este caso al sumar las tramas I y Q es posible que a la hora de implementarlo en la FPGA se pueda tener overflow, por lo que es recomendable truncar la salida un bit. La simulaci´on del enlace de transmisi´on es sim´etrica en su dise˜no a la de recepci´on. Es m´as, la realizaci´on de la simulaci´on con 4 elementos sin conformado de haz da los mismos resultados que la de un solo elemento puesto que la entrada es la se˜nal replicada 4 veces y escalada para tener el equivalente a una sola se˜nal. Como las se˜nales son id´enticas al tener origen en el mismo fichero de muestras, los resultados de la simulaci´on son los mismos que si s´olo se tiene un elemento de entrada y salida. La salida, tras pasar por el sistema completo de enlace de recepci´on y transmisi´on (Fig 4.6): Figura 4.6: Se˜nal de salida en uplink para simulaci´on. Como se puede observar, la se˜nal de salida tiene muestras esp´ureas fuera de las frecuencias que interesan. ´ Esto es debido a los m´ultiples filtrados que ha sufrido por el camino. Las muestras no deseadas tienen una potencia 80 dB menor que la de la informaci´on por lo que no condicionar´an el resultado final. En un sistema real entre el enlace de recepci´on y el de transmisi´on, adem´as, existe un paso intermedio en el que se regeneran las tramas por medio Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 47 de los c´odigos de spreading1. No obstante el objetivo de la simulaci´on queda cumplido al ver que frecuencialmente la se˜nal de salida se ha comportado como era previsto. 4.2. Simulaci´on del conformado de haz en recepci´on y transmisi´on Para simular y comprobar que el algoritmo de conformaci´on del haz es correcto se usan se˜nales generadas desde Simulink. La se˜nal WCDMA usada anteriormente no es v´alida puesto que al estar muestreada a 76.8 MHz los retardos que se deben aplicar a las se˜nales no afectar´an al resultado. Periodo de la portadora WCDMA = 1 76,8MHz = 13,6ns La se˜nal no cambiar´a de valor en ese periodo y los retardos ser´an m´as peque˜nos, por lo que el valor en el instante xser´a el mismo que en el instante retardado x+t. Se utiliza Simulink para generar se˜nales senoidales a una frecuencia mucho mayor que la frecuencia de muestreo con la que trabaja el sistema, diez veces m´as. De este modo, aunque la se˜nal sea un simple tono senoidal, se podr´a comprobar si el funcionamiento del conformador de haz es correcto. Estas se˜nales ser´an las entradas del sistema a simular. Para ello se dibuja en una gr´afica el factor de agrupaci´on mediante una funci´on programada con Matlab y se calcula la diferencia entre 2 niveles de ´esta, por ejemplo, entre el m´aximo(✓= 0) y otro punto que entre dentro del rango de ✓. Esta diferencia de potencia deber´a ser la misma que la que se extraiga simulando el sistema con un retardo de 0 y con los retardos calculados para el punto de medida. Para medir la potencia se crea el siguiente m´odulo compuesto por bloques (Fig 4.7): 1Los c´odigos de spreading son codigos ortogonales utilizados en UMTS utilizados para generar las tramas de informaci´on a emitir y la cantidad de ancho de banda y de potencia de emisi´on a utilizar por parte del usuario que genera la informaci´on. Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 48 Figura 4.7: Primer bloque de medici´on de potencia. Con ´esto deber´ıa ser suficiente pero tras realizar diferentes pruebas se comprob´o que el bloque RMS no se comportaba como una funci´on RMS te´orica y la documentaci´on no indicaba nada al respecto. Por lo tanto, se decidi´o realizar el m´odulo medidor de potencia con bloques l´ogicos de m´as bajo nivel (Fig 4.8) implementando la siguiente funci´on matem´atica: N X i=0 |x2 i| N(4.4) Figura 4.8: Segundo bloque de medici´on de potencia. Se procede a calcular con Matlab el m´odulo del factor del array (Fig 4.9)yamedirladiferencia en dB del l´obulo principal (0 dB) respecto al secundario. Esta diferencia de potencia es la misma al medir en el esquema de Simulink la potencia de los 4 elementos sin retardos menos la potencia medida aplicando a los elementos los retardos propios para un ✓con valor igual al ´angulo donde se observ´o el m´aximo del l´obulo secundario en Matlab. Se puede comprobar que se cumple con una diferencia de 11 dB para un angulo de 22orespecto del origen. Para cerciorar que es correcto se realizan estas medidas para diferentes ´angulos con Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 49 Figura 4.9: M´odulo del factor de array normalizado calculado con Matlab y el valor de potencia hallado en la simulaci´on. el m´odulo del factor de array hallado en Matlab. El esquema completo del sistema compuesto por bloques bloques queda expuesto a continuaci´on (Fig 4.10). Figura 4.10: Sistema completo con bloques en Simulink. Tambi´en es posible hallar el m´odulo del factor de array mediante Microwave Office [31](Fig 4.11) para diferentes ´angulos de inclinaci´on de haz de un modo m´as r´apido. Como se puede observar, la figura se asemeja con el m´odulo del factor de array hallado en Matlab en frecuencias pero no en los valores de amplitud de los l´obulos secundarios. ´ Esto se debe a que para la simulaci´on con Microwave Office se ha utilizado un elemento radiante no isotr´opico con su correspondiente diagrama de radiaci´on , el cual influir´a en el conformado de haz mientras que Cap´ıtulo 4. Simulaci´on del conformador de haz de radiaci´on. 50 en Matlab s´olo se est´a tomando en cuenta el factor de grupo suponiendo que el campo el´ectrico generado por cada elemento es el mismo en todos ´angulos. Figura 4.11: Diagrama de radiaci´on normalizado para diferentes ´angulos de inclinaci´on en Microwave Office. Cap´ıtulo 5 Implementaci´on de la red de conformado de haz Para la realizaci´on del prototipo se utiliza un desarrollo de menos a m´as, es decir, implementando primero las funcionalidades m´as simples para despu´es poner en conjunto cada uno de los componentes del sistema completo. En primera instancia se desarrollar´a la implementaci´on del ADC y del enlace de recepci´on sobre la placa de desarrollo Microhemir de TELNET Redes Inteligentes puesto que existe una extensa documentaci´on y conocimiento de su uso dentro de la empresa (Fig 5.1). Figura 5.1: Placa de evaluaci´on Microhemir [8]. Esta placa incorpora todos los elementos necesarios para desarrollar un enlace de recepci´on de se˜nal anal´ogica por radiofrecuencia: una FPGA SPARTAN-6 de Xilinx [10] y en el campo 51 Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 52 que incumbe al proyecto, un ADC [32], un oscilador OCXO [33] y un acondicionador de reloj LMK [34]. 5.1. Implementaci´on de la conversi´on anal´ogico-digital en el prototipo del enlace de recepci´on El ADC presente en la placa de evaluaci´on es un AD944 [10] de Analog Devices (Fig 5.2). Este ADC tiene una resoluci´on de 14 bits y es capaz de muestrear a 80 Msps. Durante el proyecto se utiliza una frecuencia de muestreo de 76.8 MHz por lo que cumple con los requisitos impuestos. Dado que el ADC est´a incorporado dentro de la placa de evaluaci´on no es necesario calcular los voltajes que han de llegar a los diferentes pines de conexi´on y aprovechando la documentaci´on y trabajos anteriores se puede comprobar que ´estos funcionan con voltajes LVCMOS de 3.3 v. Figura 5.2: Esquema del ADC incorporado en la palca de desarrollo Microhemir [10]. De cara a conocer el nivel necesario en la entrada del conversor se debe prestar atenci´on al pin OR (Out of Range) que indica si el valor m´aximo de voltaje que acepta la entrada del conversor ADC ha sido superado o no. Seg´un la datasheet del conversor la amplitud de la entrada anal´ogica debe estar comprendida dentro del rango de (1,1)v. Tras varias pruebas se confirma que el rango ´optimo est´a entre los (10,0)dBm de potencia. De sobrepasar estos valores se corre el riesgo de sobrecalentar el integrado, con lo que ´este dejar´ıa de funcionar correctamente y la se˜nal muestreada con el no podr´ıa ser tomada como v´alida. Para el primer acercamiento de la conversi´on anal´ogico-digital se aliment´o el ADC directamente con un reloj generado por la FPGA a 76.8 MHz para ahorrar el paso intermedio de generar un microprocesador embebido y configurar el acondicionador de reloj, haciendo uso de los puertos GPIO de la placa y puente´andolos hasta la entrada del reloj del ADC. Los puertos Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 53 GPIO son puertos de entrada/salida destinados a la transmisi´on de se˜nales originadas en la FPGA a disposici´on del usuario. Como resultado, la se˜nal muestreada y representada en el dominio temporal no es correcta puesto que presenta picos indeseados peri´odicamente (Fig 5.3). En este caso la se˜nal es un tono senoidal en la frecuencia de 1 MHz y para calcular su transformada de Fourier se realiza una funci´on en Matlab que la calcule en base a las muestras recogidas. Figura 5.3: Muestra de un tono a 1 MHz no v´alida recogida por el ADC y su transformada de Fourier. Este problema aparecer´a en cualquier conversor que se utilice puesto que el problema radica en la se˜nal de reloj con la que est´a siendo alimentado y no en el componente en s´ı. Al tener su origen en la FPGA, la se˜nal posee una amplitud muy baja y poco definida para actuar como reloj externo. Este reloj cumple su funci´on dentro de la FPGA pero una vez sale de ella se ve sometido a diferentes actuadores presentes en los circuitos que ensucian su se˜nal y hacen que el jitter no sea despreciable. El jitter es la variabilidad que puede sufrir tanto el flanco de bajada como el de subida de un reloj. Este par´ametro es cr´ıtico al ser el que dicta el instante de muestreo y dado que la aplicaci´on para la que se utiliza es una conversi´on anal´ogico-digital ser´a decisivo para tomar una muestra v´alida. El conversor requiere una se˜nal de reloj estable y sin un jitter considerable por lo que se debe alimentar su entrada CLKin con un reloj externo a la FPGA. Para ello se utiliza la se˜nal de reloj proveniente de un oscilador externo OCXO [32] a 30.72 MHz. Este ADC, seg´un su datasheet no permite la funci´on de apagado por lo que funcionar´a de modo permanente, es decir, estar´a convirtiendo la se˜nal anal´ogica a digital constantemente. El reloj con el que se saca la informaci´on del ADC viene de la FPGA y el que alimenta al ADC no, por lo que es Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 54 necesario crear una memoria FIFO de adaptaci´on para no perder los datos entre ciclo y ciclo dado que, aunque las dos se˜nales de reloj operan a la misma frecuencia, los flancos de subida no tienen por qu´e estar sincronizados. La memoria guarda las muestras que va creando el ADC con el reloj de alimentaci´on externo y son extra´ıdas para su procesado con el reloj de la FPGA. Para realizar la memoria FIFO se utiliza un CORE IP de Xilinx [35] y se programa un adaptador que interprete sus estados generando una se˜nal de reset si es necesario que la FPGA no extraiga muestras si la memoria se encuentra llena. En condiciones normales no deber´ıa darse el caso pero si sucediese, la se˜nal de reset afectar´a a todo el sistema devolvi´endolo al estado inicial y dando a conocer que se est´an perdiendo muestras de la se˜nal recibida. El oscilador del que dispone la placa Microhemir es un OCXO a 30.72 MHz alimentado a 3.3 v de tensi´on. Para alimentar el ADC y que muestree a 76.8 Msps se precisa que le llegue un reloj con una frecuencia de 76.8 MHz, por lo que es necesario un acondicionador de reloj que eleve hasta esta cifra su entrada de 30.72 MHz manteniendo los relojes generados sincronizados con el OCXO. El acondicionador de reloj presente en la placa, el LMK03002 [33] de Texas Instruments se sincroniza con el reloj del OCXO y uno de la FPGA destinado a su programaci´on y se controla desde la FPGA por medio de un puerto de comunicaci´on SPI. Este acondicionador de reloj tiene un ruido de fase de tan solo -224 dBc/Hz, que a efectos pr´acticos es inapreciable y un jitter de 200 fs con lo que se cumplir´an los requisitos necesarios para muestrear bien la se˜nal anal´ogica en el ADC. Mediante un detector de fase y un PLL que trabajan junto a un oscilador local de 1 MHz puede acondicionar el reloj de entrada e introducir diferentes retardos para cada una de las 4 salidas que ofrece. El LMK posee tres puertos de entrada espec´ıficos destinados a la conexi´on con un microprocesador; estos son un puerto de reloj CLK,unode datos DATA y otro de habilitamiento LE. Un esquema de todos los componentes que act´uan en la conversi´on anal´ogico-digital queda representado a continuaci´on (Fig 5.4). Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 61 Figura 5.9: Cronograma de las se˜nales entrantes y salientes del filtro interpolador en el enlace de transmisi´on. 5.4. Implementaci´on de la conversi´on digital-anal´ogica en el prototipo del enlace de transmisi´on El conversor digital-anal´ogico elegido para llevar a cabo el proceso de construcci´on de la se˜nal anal´ogica en frecuencia intermedia es el DAC5681Z de Texas instruments (Fig 5.10)[40]. Este componente opera en bajo consumo (2,75,5)v permitiendo escalar la salida en corrientes desde los 2 hasta los 20 mA, lo cual ser´a ´util de cara a implementar un tapper de amplitud a la se˜nal en el futuro. Posee una resoluci´on de 16 bits al igual que la se˜nal digital con la que se ha trabajado y ofrece una capacidad de muestreo de como m´aximo 1 Gsps en DDR (Dual Data Rate). El DDR es una t´ecnica que permite transmitir informaci´on al doble de tasa del reloj con el que opera el componente, procesando un dato en el flanco de subida del reloj de input del conversor y otro en el flanco de bajada. Adem´as el conversor permite realizar interpolaci´on de la se˜nal digital pero dado que ya est´a implementada en la FPGA esta caracter´ıstica no se usa por el momento. Una memoria FIFO est´a implementada dentro del conversor por lo que no es necesario crearla en la FPGA e implementar un bloque de adaptaci´on a ella. En su lugar la se˜nal de salida del bloque del enlace de transmisi´on es directamente transmitida al conversor. Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 62 Figura 5.10: Esquema del conversor Digital-Anal´ogico DAC5681Z [39]. El reloj con el que el DAC toma muestras de su FIFO interna y las convierte a dominio anal´ogico es aquel con origen en el LMK a 76.8 MHz de tipo diferencial. Para generar este reloj se debe de programar el LMK conectado al DAC como se realiz´o anteriormente con el ADC, dado que la frecuencia es la misma, el proceso de programaci´on del LMK es similar salvo en el dise˜no del microprocesador donde ahora se utilizan dos controladores SPI en lugar de uno. Las entradas del conversor son del tipo diferencial para evitar el ruido presente en modo com´un en las lineas de datos y reloj. ´ Esto ata˜ne a la entrada de datos, a la se˜nal SYNC y al reloj de origen la FPGA con el que se introducen las muestras a la memoria interna. La se˜nal SYNC act´ua como enable por lo que se puede mantener a nivel alto durante todo el proceso de funcionamiento para que el DAC procese muestras en el momento en el que le lleguen. Dado que tanto el reloj a 76.8MHz de la FPGA como la se˜nal digital de dato out procedente del bloque de enlace de transmisi´on son del tipo CMOS1(unipolar), es necesario adaptarlas a la entrada del DAC convirti´endolas a LVDS. Para ello se precisan de unos registros especiales, los IOBUFFER, que implementan la funci´on de conversi´on precisa a diferencial o unipolar. Para que el flanco de subida de la se˜nal de datos y del reloj de entrada entren de modo que en el flanco de subida del reloj haya un dato v´alido a la entrada del conversor se puede activar el par´ametro (IOB = true) de los registros donde se almacenan las se˜nales. Con ´esto se indica a la FPGA que almacene los registros cerca de la salida de la FPGA f´ısica de modo que el delay derivado de los caminos que atraviesa la se˜nal queden minimizados. 1Estas se˜nales, al contrario que las LVDS, no eliminan el posible o↵set que pueda introducir la componente continua por lo que son menos precisas a costa de tener que disponer solamente de una linea de transmisi´on. Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 63 Como el DAC funciona mediante DDR y la frecuencia a la que se introducen los datos en el conversor es de 76.8 MHz, se debe de programar una se˜nal auxiliar que actu´e como reloj para que los datos que se pretenden introducir a tasa de 76.8 MHz lo hagan a la mitad de tasa con DDR. El DAC se puede programar mediante microblaze para configurar su funcionamiento pero dado que no se va a interpolar con el no es necesario para el uso que se le da en este proyecto. 5.5. Implementaci´on del conformado de haz en transmisi´on y recepci´on del prototipo Para realizar la implementaci´on del conformado de haz se precisa de un hardware con las siguientes caracter´ısticas: 4 conversores Anal´ogico-Digitales. 4 conversores Digital-Anal´ogicos Placa madre para conectar los conversores y realizar el procesado mediante FPGA. Para ello se utilizan dos placas FMC dise˜nadas y fabricadas para este prop´osito por TELNET Redes Inteligentes, una con 4 conversores ADC (ADC Eval Board) y otra con 4 conversores DAC (DAC Eval Board). Ambas disponen de un acondicionador de reloj LMK03001C [41] y utilizan un puerto FMC HPC para su conexionado con la FPGA. Poseen un z´ocalo para un OCXO a 30.72 MHz pero ´este solo est´a implementado en la placa ADC. En su lugar, la se˜nal de reloj es transportada hasta la placa DAC de modo que ambas placas utilicen la misma fuente de reloj. De este modo, las parejas de conversores ADC y DAC funcionan como si de un elemento radiante se tratase, alimentados con el mismo reloj. Mediante el microprocesador embebido se programan los LMK de ambas placas de id´entico modo para sacar por cada una de sus salidas 76.8 MHz. La diferencia con el anterior acondicionador de reloj utilizado en la placa de desarrollo Microhemir es que ´este permite la salida de hasta 7 relojes simult´aneos mientras que el anterior s´olo lo hac´ıa con 4. Con estas 7 salidas se pueden implementar los 4 elementos radiantes adem´as de salidas de sincronizaci´on al exterior y test´eo. El conversor ADC utilizado en la FMC ADC es un AD8352 de Analog Devices. La diferencia con el usado en la Microhemir es que opera Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 64 con una resoluci´on de 16 bits y a una frecuencia de 2 GHz por lo que permite trabajar con frecuencias intermedias m´as altas que las de este ´ultimo. Para poder conectar las dos FMCs a una FPGA se precisa de una placa madre con dos conectores FMC HPC. Se escogi´o la placa de evaluaci´on Virtex VC707 de Xilinx [42] porque, adem´as de cumplir los requisitos necesarios para realizar el proyecto, incorpora conexi´on SFP (Small Form-factor Pluggable transceptor) para poder implementar en ella el protocolo CPRI en un futuro. Para poder programar todo el trabajo realizado con la placa Microhemir en la nueva VC707 es necesario realizar el conexionado de nuevo teniendo en cuenta que ahora los pines de la placa van a ser los correspondientes a los conectores FMC. El prototipo final, con la placa de evaluaci´on y las dos FMC conectadas a ella se muestra a continuaci´on (Fig 5.11): Figura 5.11: Hardware completo del prototipo final con la placa de evaluaci´on VC707 [41]. Una vez se dispone del hardware necesario, se procede a implementar el dise˜no del conformador de haz. Conocido el tilt del haz de radiaci´on se deben realizar los c´alculos para conocer el desfase que hay que aplicar a cada elemento radiante. Los c´alculos son realizados por el microprocesador embebido programando un algoritmo en lenguaje C que dado un valor que simbolice el tilt, calcule el desfase necesario a introducir en cada uno de los 4 elementos, acomodado al formato que utiliza el CORE DDS Compiler. Para transferir el dato del desfase al CORE, es necesario implementar la comunicaci´on entre el microprocesador y la FPGA. Adem´as, en un futuro, el dato del grado de inclinaci´on vendr´a dado por la linea SFP por lo que tambi´en ser´a necesaria esta comunicaci´on para transferirlo al microprocesador. Cap´ıtulo 5. Implementaci´on de la red de conformado de haz 65 La comunicaci´on entre el microprocesador y la FPGA se puede implementar de varias formas. Para este proyecto se ha optado por programar un perif´erico externo a los disponibles en el EDK de Xilinx que se adapte a las necesidades. Este perif´erico habilita una serie de registros en los que escribir los datos a transmitir a la FPGA o leer los datos de ´esta por los puertos externos data out ydata in. Mediante el puerto addr se indica el registro que leer/escribir. Los registros tienen una longitud de 32 bits por lo que se dividen en bytes de 8 bits. Para elegir el byte en el que escribir se hace uso de la se˜nal BE (Byte Enable) pero en este caso no es necesario discernir entre bytes porque los datos a escribir/leer tienen una longitud mayor de 32 bits. Cuando se cambia el valor de alguno de los registros se debe activar la se˜nal WR para habilitar la escritura en ellos. Con los desfases a implementar en los registros se debe usar la se˜nal CS como enable en el CORE DDS Compiler. Esta se˜nal es generada con el reloj del microprocesador y s´olo dura un ciclo por lo que para evitar que la se˜nal no sea captada por el DDS, que opera con otro reloj, se registra con el reloj de la FPGA y se mantiene un ciclo. Cada registro est´a conectado a la entrada de los 8 CORES DDS Compiler que generan las se˜nales senoidales y la se˜nal CS a sus entradas para habilitar la escritura del desfase. As´ı, un esquema del conformador de haz implementado en la FPGA puede ser (Fig 5.12): Figura 5.12: Esquema de los bloques del conformador de haz implementado. Cap´ıtulo 6 Conclusiones y futuras mejoras del proyecto 6.1. Conclusiones Varias conclusiones se pueden extraer tras la finalizaci´on del proyecto. El principal objetivo fue dise˜nar un prototipo de conformador del haz de radiaci´on que operase en dominio digital a fin de poder simplificar la soluci´on actual. El sistema deber´ıa poder realizar la recepci´on/emisi´on de se˜nales anal´ogicas procesandolas en dominio digital, tratando de introducir el menor n´umero de p´erdidas posible en la se˜nal. El proyecto se present´o como un trabajo de acercamiento a las antenas activas. Tras el estudio de la situaci´on actual se pens´o en desarrollar un prototipo que hiciese las funciones base sobre las que apoyarse para continuar su desarrollo en el futuro. Una vez qued´o clara la idea de lo que se pretend´ıa conseguir se dise˜n´o el funcionamiento te´orico que el prototipo deb´ıa seguir. Un primer acercamiento se basaba en el retardo temporal de cada una de las se˜nales pero un error de c´alculo, donde se pensaba que los retardos aplicables a frecuencia intermedia eran los mismos que a frecuencia de trabajo, oblig´o a cambiar el planteamiento, puesto que estos retardos a aplicar en la frecuencia de trabajo no eran implementables desde el punto de vista de hardware. El segundo planteamiento y final consiste en la aplicaci´on de desfases controlados con el oscilador local de cada rama. Con este planteamiento los requisitos hardware mejoran considerablemente adem´as de ser un m´etodo m´as sencillo de llevar a cabo. 67 Cap´ıtulo 6. Conclusiones y futuras mejoras 68 Iniciar la investigaci´on y desarrollo de las antenas activas ha supuesto un acercamiento real a la metodolog´ıa de empresa en innovaci´on y desarrollo, pudiendo diferenciar el proyecto en tres fases: dise˜no, simulaci´on e implementaci´on y llevando a la pr´actica el conocimiento adquirido acad´emicamente. Mientras que un error en la fase de dise˜no puede suponer el fracaso de todo el proyecto y una p´erdida de tiempo asociada, la simulaci´on permite conocer parte de estos errores antes de iniciar la ´ultima fase de implementaci´on, donde es necesario una gran cantidad de tiempo para verificar y corregir todos los problemas que van surgiendo. En este sentido, cobra fuerza la necesidad de mantener un alto grado de precisi´on y control sobre todos los componentes utilizados en el hardware. En aplicaciones reales, estos componentes, dise˜nados para operar a altas tasas de velocidad, precisan de un grado de sincronismo muy ajustado y cualquier error de desarrollo puede empeorar gravemente el resultado final. Evaluando el trabajo realizado como proyecto fin de carrera las conclusiones son muy positivas. Para el desarrollo del prototipo ha sido necesario asentar y actualizar los estudios universitarios para ponerlos en pr´actica a posteriori. Concretamente se han utilizado en profundidad conceptos de procesado digital y anal´ogico de la se˜nal, antenas y propagaci´on, programaci´on de bajo nivel en microprocesador y FPGA y electr´onica. Adem´as, el hecho de que el trabajo realizado hasta la fecha se vaya a aprovechar y continuar supone una primera experiencia ´util en proyectos de telecomunicaciones y ´util de cara a la empresa. Sobre los resultados que conciernen al prototipo de conformador del haz de radiaci´on, despu´es de comparar los resultados obtenidos tras el desarrollo te´orico y la simulaci´on, el prototipo se presenta como una opci´on de control para una antena con array de elementos radiantes vers´atil y ´util. El hecho de realizar el procesamiento de la se˜nal en el dominio digital permite un amplio grado de flexibilidad de cara a implementar nuevos desarrollos sobre el sistema que de otro modo requerir´ıan una fabricaci´on o modificaci´on del hardware. La transmisi´on/recepci´on de se˜nales por cuatro ramas hace el proceso de comunicaci´on m´as estable y la aplicaci´on de un ´angulo de inclinaci´on configurable del haz de radiaci´on permite su control de un modo simple y eficaz. El prototipo act´ua como base para desarrollar m´ultiples futuras mejoras y su comportamiento estable har´a la implementaci´on de ´estas una tarea m´as sencilla. Las perspectivas de cara al futuro son prometedoras debido a la demanda cada vez m´as exigente de recursos. Se puede afirmar que las antenas activas son el futuro de las antenas de estaci´on base y est´an llamadas a sustituir gradualmente al equipamiento actual por lo que el inicio de Cap´ıtulo 6. Conclusiones y futuras mejoras 69 su desarrollo se hace necesario para mantener la competitividad en el mercado de las antenas para estaci´on base. 6.2. Futuras mejoras De cara a desarrollos futuros del proyecto son varios los posibles campos de mejora: Implementar y comparar distintos filtros. Para el desarrollo de este PFC se ha utilizado un filtrado de ra´ız de coseno realzado en el bucle de recepci´on-transmisi´on. Una posible mejora en el bucle de transmisi´on/recepci´on puede ser el uso de otro tipo de filtrado. Para ello se debe comparar el rendimiento del sistema con un filtro paso bajo que sustituya al de ra´ız de coseno realzado o uno de ra´ız cuadrada en Nyqvist. En teor´ıa el primero ofrecer´ıa una mayor atenuaci´on en la banda de rechazo a costa de tener algo m´as de ISI y el segundo una menor atenuaci´on en la banda de rechazo ofreciendo bastante menos ISI como se observa en la siguiente tabla (Cuadro 6.1): SRRC LPF SR Nyqvist Orden 24 24 24 Freq corte Banda paso 0.205721 0.205721 0.194659 Freq corte 3dB 0.244345 0.244345 0.250001 Freq corte banda stop 0.316879 0.316862 0.304963 Rizado banda de paso 0.575772dB 0.575775dB 0.103369dB Atenuaci´on banda stop 25.300659dB 27.468750dB 18.59747dB ISI -17.9046 -17.1391 -34.8571 Cuadro 6.1: Comparativa de los posibles filtros a utilizar en el bucle de procesado digital. Dise˜nar e implementar un sistema de predistorsi´on digital. La predistorsi´on digital es uno de los bloques mas utilizados en los sistemas de comunicaciones que integran etapas amplificadoras de alta potencia en la actualidad [43]. Permite aumentar la eficiencia de los amplificadores de potencia en RF. Reduciendo la distorsi´on creada por ´estos en las zonas no-lineales se puede pasar de tener un sistema WCDMA un 8-15 % eficiente a un 30-40 % con el consecuente ahorro en costes CapEx (Capital Expenditures) y OpEx (Operational Expenditures). Xilinx provee de un CORE IP espec´ıfico que permite reducir su implementac´ıon minimizando el espacio requerido en la FPGA. Cap´ıtulo 6. Conclusiones y futuras mejoras 70 Dise˜nar e implementar un algoritmo de reducci´on del factor de crestado. La reducci´on del factor de crestado se utiliza para reducir el rango din´amico de una se˜nal transmitida de modo que los amplificadores utilizados puedan funcionar con menos retroceso [44]. Normalmente se usa en conjunto con bloques de Digital Upconversion y predistorsi´on digital y se puede implementar mediante diferentes algoritmos como enventanado de pico, conformado de ruido o cancelaci´on de pico. Dise˜nar e implementar un sistema de tappering de amplitudes. Para tener mas posibilidades a la hora de conformar el haz de radiaci´on se puede realizar un tappering de alimentaci´on (Fig 6.1). ´ Esto se consigue reduciendo la amplitud de la se˜nal que reciben los conversores DAC/ADC de cada elemento radiante, ya sea de un modo digital o anal´ogico. Figura 6.1: Comparaci´on de alimentaci´on de los elementos en una antena con 5 elementos. Trabajar con una portadora en frecuencia intermedia real. En el proyecto se ha utilizado una frecuencia intermedia de 140 MHz para recepci´on y de 13.6 MHz en transmisi´on. De cara al futuro se deben usar frecuencias intermedias est´andar especificadas por las normas de cada tecnolog´ıa de acceso al medio. Para ello, el hardware del prototipo es capaz de operar en dichas frecuencias, pero se deber´a recalcular los par´ametros del proyecto. Transmisi´on y recepci´on con varias portadoras. El proyecto se ha cernido al trabajo con una sola portadora WCDMA pero en un escenario real las antenas de estaci´on base operan con varias de ellas aumentando as´ı los requisitos respecto a anchos de banda dedicados al usuario. Se deber´a evaluar, de igual modo, si sigue siendo posible utilizar Ap´endice A. Antenas Activas 77 instalaci´on causa. Muchas veces estos costes derivados son m´as altos que el de la antena en s´ı por lo que es un ahorro importante [21]. RRU+Antena Antena Activa Cables RF 6dB - Conectores 6dB 3dB Controlador RET 3dB - Cuadro A.1: P´erdidas de potencia en antenas activas vs antenas pasivas Tambi´en se pueden habilitar cambios semi-est´aticos en los ejes vertical y horizontal (en caso de array bidimensional) en una celda para adaptarse a la variaciones de la distribuci´on de trafico, asegurando un alto grado de eficiencia por parte de la antena [13]. Se pueden formar m´ultiples celdas en dominio vertical estableciendo varios vectores de radiaci´on est´aticos en el array vertical, optimizando as´ı la capacidad del sistema [21]. Figura A.3: Beneficios derivados del tilting en las antenas activas [21]. Ap´endice A. Antenas Activas 78 Es posible monitorizar la se˜nal de salida de cada elemento radiante. De este modo, si uno falla, el sistema var´ıa la amplitud y fase de los restantes para compensar su p´erdida creando un nuevo haz igual a efectos pr´acticos que el anterior con los elementos que quedan operativos (Fig A.4)[15]. Figura A.4: Autoreparaci´on en AAS [19]. Ap´endice B El standard WCDMA B.1. Contexto sobre el que se sit´ua el protocolo WCDMA WCDMA es la tecnolog´ıa de acceso m´ovil usada en el est´andar de comunicaciones UMTS que actualmente se emplea en las redes m´oviles de tercera generaci´on. Varios equipos de usuario UE se comunican con diferentes estaciones base llamadas nodos B. Estos nodos B se encargan de procesar la se˜nal de datos en la capa f´ısica corrigiendo errores de codificaci´on y realizando tareas de modulaci´on, spread y conversi´on a banda base desde alta frecuencia. Un controlador de red RNC (Radio Network Controller) controla m´ultiples nodos B realizando las tareas de lanzamiento de llamada, manejo de QoS (Quality of Service) y manejo de los recursos de las celdas mediante el protocolo ARQ (Automatic Repeat reQuest). En el otro extremo, las RNC est´an conectadas a la red global PSTN para lanzar las llamadas al exterior. B.1.1. Caracter´ısticas del protocolo WCDMA Ancho de banda de la portadora de 5 MHz. Soporta FDD (Frequency Division Duplexing) y TDD (Time Division Duplexing). Tiene una tasa de chip de 3.84 chips/seg y datos de 2 Mbps. Longitud de la trama 10 ms. Usa detecci´on coherente tanto en recepci´on como transmisi´on de datos. 79 Ap´endice B. El standard WCDMA 80 Control de potencia adaptativo en el enlace de recepci´on. Handover entre GSM y WCDMA. Siguiendo el protocolo OSI (Open System Interconnection), la interfaz de radio utilizada en UTRAN (UMTS Terrestrial Radio Access Network) puede describirse en sus tres primeros niveles (Fig B.1): La capa m´as baja en esta interfaz es la capa f´ısica. La capa 2 o capa de enlace de datos, conformada por las sub-capas MAC (Medium Access Control), RLC (Radio Link Control), BMC (Broadcast Multicast Control) y PDCP (Packet Data Convergence Protocol). La capa 3 o capa de red, incluye las siguientes sub-capas: RRC (Radio Resource Control), MM (Mobility Management), GMM (GPRS Mobility Management), CC (Call Control), SS (Supplementary Services), SMS (Short Messages Services), SM (Session Management) y GSMS (GPRS Short Message Service Support). La figura 6 muestra la arquitectura de WCDMA. Figura B.1: Esquema de la estructura de WCDMA en sus tres niveles [45]. El sistema UTRAN puede operar en dos modos, FDD (Frequency divisi´on duplex) y TDD (Time-division duplex), estos modos establecen diferentes requerimientos para la funcionalidad de la capa 1. En el modo FDD los enlace de transmisi´on y de recepci´on utilizan diferentes bandas de frecuencia mientras que en el modo TDD dichos enlaces est´an en la misma banda de frecuencias pero en diferentes ranuras de tiempo por lo que CDMA-TDD pasa a ser el Ap´endice B. El standard WCDMA 81 sistema h´ıbrido de CDMA/TDMA por las componentes en ranuras de tiempo. Un canal f´ısico en el modo FDD est´a definido como una frecuencia o portadora y un c´odigo, y en el modo TDD se debe a˜nadir una secuencia de ranuras de tiempo. B.1.2. La capa f´ısica de WCDMA El prop´osito de la capa f´ısica es transmitir los datos a una tasa de 3.84 Mchips/s. Esta capa a˜nadir´a un c´odigo mediante CRC (Cyclic Redundancy Check) a cada bloque de transporte para detectar posibles errores y usar´a un c´odigo de convoluci´on para codificar los datos. Para el enlace de recepci´on se usa una modulaci´on QPSK (Quadrature Phase-Shift Keying) mientras que en transmisi´on se usa BPSK (Binary Phase-Shift Keying). Los s´ımbolos modulados son procesados en la capa f´ısica con un c´odigo de extensi´on ´unico que separa los datos de unos usuarios de otros. Esta operaci´on de extensi´on consiste en 2 pasos: 1. Aplicar el uso de canalizaci´on ortogonal para extender la tasa de chip. 2. Discernir entre las diferentes celdas usando secuencias de scrambling no ortogonales de la longitud de la trama 10 ms. Funciones de la capa f´ısica: La capa f´ısica codifica y decodifica la se˜nal para la correcci´on de errores de los canales de transporte. Realiza medidas e indicaciones de radio a capas superiores Ejecuta y distribuye el handover. Realiza la modulaci´on y demodulaci´on de los canales f´ısicos mediante (spreading). Sincroniza en frecuencia/tiempo. Control de potencia de lazo cerrado. Combinaci´on de canales f´ısicos. Procesamiento en RF. Ap´endice B. El standard WCDMA 82 Sincronizaci´on para el enlace de transmisi´on. La codificaci´on/decodificaci´on de correcci´on de error usa un esquema FEC (Forward Error Correction) a˜nadiendo redundancia a los bits transmitidos de tal forma que bits equivocados puedan ser corregidos por el receptor. En el standard UTRAN se usan los esquemas combinacionales, turbo c´odigos y los c´odigos no correctores del todo. Sin entrar a estudiarlos a fondo cabe destacar que el esquema turbo c´odigo es el mas eficiente con altas tasas de transferencia. El soft-handover tambi´en llamado macrodiversidad es la situaci´on en la que el UE recibe la misma se˜nal de diferentes fuentes, es decir de varias estaciones base. Tambi´en puede darse el caso de que la RNC reciba la misma se˜nal de un ´unico UE en diferentes estaciones base. Este fen´omeno es esencial en WCDMA puesto que todas las BTS utilizan la misma frecuencia y el control de potencia r´apido. Sin esta macrodiversidad los niveles de interferencia ser´ıan muy altos con lo cual la capacidad disminuir´ıa. La macrodiversidad disminuye adem´as los requerimientos de potencia por parte del equipo UE. La detecci´on de errores en los canales de transporte se realiza mediante el m´etodo de redundancia c´ıclica CRC. El transmisor calcula la suma de CRC sobre todo el mensaje y lo a˜nade al final del mismo, as´ı el receptor puede ver si el CRC del mensaje enviado coincide con el del recibido. En UTRAN la detecci´on de error es combinada con un esquema de codificaci´on de canal para formar un esquema h´ıbrido ARQ. La codificaci´on de canal corrige la mayor cantidad de errores posibles y la funci´on de detecci´on de error lo comprueba, los paquetes err´oneos son detectados y se pide a capas superiores que los retransmitan. El control de potencia se realiza en lazo abierto y lazo cerrado. La diferencia entre los dos m´etodos es que en lazo cerrado el control se da recibiendo comandos de control de potencia de la estaci´on base, mientras que en el de lazo abierto el transmisor es el que estima la potencia con la que transmitir en base a la se˜nal recibida. Ap´endice C El protocolo CPRI Desde el a˜no 2002 los principales fabricantes en el mercado de telecomunicaciones empezaron a trabajar en standards de comunicaci´on entre las BBU y las RRU, principalmente: OBSAI [46]: Provee modularidad e interoperabilidad especificando m´odulos internos propios de estaci´on base e interfaces necesarias para la comunicaci´on entre estos. Tiene 4 capas de protocolo, f´ısica, enlace de datos, transporte y aplicaci´on. Los fabricantes que encabezan este standard son: Nokia-Siemens, NEC, RadioComp, ZTE, Texas Instruments y Alcatel Lucent. CPRI [47]: Especifica la comunicaci´on entre los entes REC (Radio Equipment Control), de la BBU y el RE (Radio Equipment), de la RRU usando para ello dos capas. Los fabricantes que lo desarrollan e implementan son: Ericsson, Huawei, NEC, Nortel, Siemens y Alcatel Lucent. ORI (Open Radio Interface): Evoluci´on de CPRI que completa sus capas a˜nadiendo una tercera de control y gesti´on en los mensajes entre BBU y RRU. C.1. Comparando los protocolos CPRI y OBSAI El objetivo de estandarizaci´on que presenta OBSAI es el de proveer una arquitectura completa de comunicaci´on entre m´odulos de diferentes fabricantes y su escalabilidad mientras que CPRI se centra en la comunicaci´on del RE con el REC, fomentando una introducci´on m´as r´apida, 83 Ap´endice C. El protocolo CPRI 84 siendo menos complejo y permitiendo mayor flexibilidad. En la actualidad OBSAI a´un no ha conseguido poder interconectar equipos de diferentes fabricantes mediante su protocolo de estandarizaci´on, mientras que en el caso de CPRI ´este no es su objetivo. OBSAI busca una estandarizaci´on de comunicaci´on total mientras que CPRI solo la busca a bajo nivel, por lo que si se quisiesen interconectar equipos de diferentes fabricantes usando CPRI, se precisar´ıa de documentaci´on interna por parte de ambos fabricantes, es decir, el problema de la interconexi´on entre equipos no quedar´ıa completamente resuelto. Respecto a su implementaci´on, ambos protocolos son bastante flexibles. Por un , OBSAI permite una configuraci´on de la BTS mediante cabeceras fijas que permiten establecer la red de forma sencilla. Por otro, una cabecera fija y variable en CPRI para los paquetes IQ en el plano de usuario dota al protocolo de un mayor aprovechamiento del ancho de banda disponiendo de m´as capacidad en la portadora. Estas cabeceras en CPRI son m´as peque˜nas que en OBSAI lo cual favorece su implementaci´on. Otros factores como el BER tambi´en son m´as flexibles en CPRI. En la capa f´ısica ambos est´an basados en ethernet 10 gigabit y gigabit ethernet, pero OBSAI soporta como interfaces a´ereas GSM/EDGE, WCDMA/LTE, 802.16 y CDMA2000 mientras que CPRI en un principio hace lo propio con WIMAX y 3GPP LTE. Ambos soportan capacidades MIMO, requisito indispensable para LTE seg´un su especificaci´on. En definitiva, OBSAI es m´as restrictivo en todos ´ambitos debido a que pretende ser un standard a todos niveles entre la comunicaci´on de BTS y RRU. Por ´esto mismo, su introducci´on en el mercado se ha visto ampliamente superada por CPRI, el cual no tiene unos objetivos tan ambiciosos. Evaluando que protocolo se pod´ıa aplicar al PFC se lleg´o a la conclusi´on que si se quer´ıa poder testar el uso de alg´un protocolo, ´este iba a tener que ser CPRI puesto que su uso est´a bastante extendido en las BTS espa˜nolas mientras que el de OBSAI es pr´acticamente nulo. Como m´as tarde se ver´a, en la pr´actica ninguno de los dos protocolos ha conseguido su objetivo, la interconectividad de equipos de diferentes fabricantes. En el caso de CPRI, es cierto que est´a bastante asentado, pero las comunicaciones siempre son entre equipos de los mismos fabricantes o con acuerdos comerciales confidenciales entre ellos. Ap´endice C. El protocolo CPRI 85 C.2. An´alisis del protocolo CPRI Centrando el estudio en CPRI, se trata de una iniciativa para estandarizar la interfaz entre el REC y el RE en estaciones base. Esto permitir´ıa interoperabilidad de equipamiento entre diferentes fabricantes mientras se mantiene la inversi´on de software realizada por los proveedores de servicio. El interfaz (Fig C.1): Figura C.1: Esquema de la estructura CPRI [47]. Al dise˜nar una RRU con enlace CPRI hay algunas decisiones a nivel de sistema que tomar debido a la actual implementaci´on de CPRI: Determinar el standard wireless que se va a soportar y por lo tanto el mapeo que se va a usar en CPRI. Cuantas portadoras (antenas) se precisar´an por enlace CPRI. Tasa de velocidad de la linea CPRI. Formato de salida de los datos. C.2.1. Determinaci´on del standard wireless a utilizar CPRI est´a basado en UMTS, WiMAX y E-UTRA con la posibilidad de poder usar otros standards wireless en el futuro. Numerosos proveedores de CPRI dan flexibilidad en este apartado permitiendo m´odulos de otros standards definidos por el cliente. Ap´endice C. El protocolo CPRI 86 C.2.2. Estructura de la trama CPRI Una trama b´asica de CPRI tiene una duraci´on de Tc =1 fc =1 3,84 MHz = 260,41667 ns,la estructura b´asica de una trama se muestra a continuaci´on (Fig C.2). T es la duraci´on de la palabra dada por la tasa de linea en Mbps entre 76.8 por lo que var´ıa dependiendo de la velocidad, de aqu´ı la flexibilidad y el aprovechamiento de CPRI respecto a OBSAI. Una hipertrama est´a formada por 256 tramas b´asicas y a su vez una trama CPRI de 10 ms contiene 150 hipertramas Figura C.2: Estructura de la trama CPRI [47]. Una trama b´asica contiene 16 palabras donde la primera es de control y las dem´as se usan para transportar paquetes IQ del plano de datos de usuario. Para saber cuantos bits hay disponibles en una trama CPRI que transporta informaci´on IQ se puede hacer uso de la siguiente ecuaci´on: velocidad de la linea tasa de muestreo ·15 16 ·8 10 (C.1) Ap´endice D. Muestreo en banda de paso. 93 Este ancho de banda representa la tolerancia en los bordes del ancho de banda muestreado [0,fs 2]. El rango de frecuencias de muestreo fs=(fSU +fSL)es: fS=2(fUnB) n(n1) (D.4) El cual decrece cuando n se incrementa. Si se toma BGT =BGU +BGL se puede verificar que para un n par: BGU =n 2fSL (D.5) mientras que para un n impar: BGU =fUnB nn1 2fSL (D.6) Es decir, dado un orden par, si se incrementa la frecuencia la banda de se˜nal resultante en el ancho de banda muestreado se mover´a por el l´ımite superior de fs 2hasta llegar al origen, mientras que lo opuesto suceder´a para un n impar. Mediante este tipo de filtrado es posible muestrear mas de una se˜nal con diferentes portadoras tomando las precauciones necesarias pero dado que el proyecto est´a desarrollado con una se˜nal en una sola portadora ´esto queda para aplicaciones futuras. Ap´endice E Dise˜no y programaci´on del microprocesador embebido El uso de un microprocesador permitir´a configurar e interactuar con perif´ericos y componentes externos a la FPGA. Xilinx ofrece una herramienta XPS mediante la cual se puede dise˜nar e implementar un microprocesador embebido dentro de la propia FPGA para obtener los beneficios de ambas arquitecturas. Posteriormente toda la programaci´on del microprocesador y su compilaci´on se ejecuta con el SDK de Xilinx en el lenguaje de programaci´on C. Como par´ametros de dise˜no se ha escogido una frecuencia de funcionamiento para el microprocesador de 100 MHz. Este par´ametro puede variar en funci´on de la FPGA sobre la que se implementa el microprocesador, es decir, los 100 MHz corren sobre la Virtex-7 mientras que con la Spartan-6 ser´ıan 50 MHz. Las funciones que se realizan con el microprocesador no requieren de grandes procesos de c´alculo as´ı que se ha elegido un valor que no fuerce la FPGA. El reloj que se utiliza para la comunicaci´on entre los dispositivos con el microprocesador es tambi´en de 100 MHz y est´a conectado de manera directa con la FPGA. Al venir de la FPGA se configura en modo CMOS, puesto que los relojes de la FPGA no pueden ser diferenciales. En el caso de la placa Microhemir se habilitar´a una memoria ROM de 64 Kb para alojar los programas del microprocesador. Al ser programas de configuraci´on y test no requerir´an mucho espacio mientras que para la placa VC707 los programas se almacenan en memoria RAM, menos restrictiva al tener 1 Gb de espacio. Como perif´ericos del microprocesador se utilizan, adem´as de la memoria RAM para guardar el programa y datos, un controlador de interrupciones, un puerto RS232, dos puertos SPI y 95 Ap´endice E. Dise˜no y programaci´on del microprocesador embebido. 96 diferentes GPIOS. Sin entrar en detalle sobre el conexionado de cada perif´erico, el controlador de interrupciones gestiona los eventos de los dos m´odulos SPI. Cuando ´estos interrumpan se habilita su escritura. El puerto RS232 es configurado a 115200 baudios/seg y una anchura de datos de 8 bits. Mediante este m´odulo se gestiona la comunicaci´on con el puerto serie y se pueden ver y escribir en pantalla los comandos programados en el microprocesador para interactuar con el, aplicar diversas configuraciones etc. . . El protoc´olo SPI se utiliza para la configuraci´on de los perif´ericos externos y normalmente se compone de un puerto de enable para habilitar la escritura de los registros, sck para que la escritura sea s´ıncrona e input/output por el que se introducen los datos a escribir en los registros. Los puertos est´an conectados a los acondicionadores de reloj LMK de cada placa FMC y los conversores DAC. Los conversores ADC pueden funcionar en un modo por defecto sin tener que configurarlos con SPI por lo que por el momento no se conectan al microprocesador. Ambos LMK est´an conectados al mismo m´odulo SPI puesto que su configuraci´on es la misma y tan s´olo se debe elegir sobre que dispositivo escribir mediante la se˜nal CS de dos bits que est´a concatenada con los dos puertos de enable de los LMK. Un proceso similar se lleva a cabo con los DAC solo que en este caso la concatenaci´on se produce con los cuatro enables de los conversores. El objetivo principal de todo este proceso es programar el acondicionador de reloj para que saque por una de sus salidas un reloj a 76.8 MHz con el que poder alimentar el ADC y DAC por un lado e inicializar y configurar el modo de operaci´on de los DAC por el otro. Aqu´ı el dise˜no final del microprocesador (Fig E.1) Figura E.1: Esquema del microprocesador embebido con sus perif´ericos. Ap´endice E. Dise˜no y programaci´on del microprocesador embebido. 97 A continuaci´on se procede a explicar brevemente la funci´on de los principales c´odigos programados para el microprocesador. El c´odigo main.c representa el main del microprocesador, muestra el men´u de opciones,inicializa los dos m´odulos SPI, los GPIO, activa las interrupciones y lanza el programa principal de escucha test cmds con el cual el microprocesador recibe la orden del usuario. El programa test cmds.c es el programa matriz desde el que se escucha la respuesta del usuario y en funci´on de la opci´on escogida en el men´u realiza una acci´on u otra. La primera opci´on permite programar los dos LMK del prototipo. Para ello se escriben en una estructura definida los valores de cada registro de configuraci´on del LMK mediante la funci´on lmk init config dentro del c´odigo lmk03002.c. Dentro de estos par´ametros se introducen los valores necesarios para el modo de funcionamiento deseado del LMK, es decir, que no introduzca delay, que no se apague, que las salidas est´en habilitadas y los valores derivados del dise˜no con el software National Clock Design Tool para que a las salidas de cada uno de los 2 LMK aparezca un reloj de 76.8 MHz. Una vez la estructura queda definida se transfiere mediante la funci´on lmk set config. Para realizar la escritura se deben de realizar dos llamadas, una para cada LMK, dando como par´ametro la mascara con el valor del LMK que corresponda. La escritura SPI se realiza mediante una sola linea de datos por lo que la informaci´on que se desea transferir debe ser almacenada previamente en un bu↵er que tendr´a la estructura de los cuatro ´ultimos bits como direcci´on del registro a escribir y los 28 restantes el dato a escribir. El dato almacenado en el bu↵er pasa a transmitirse mediante las funciones propias de la librer´ıa de Xilinx. Con los LMK ya programados se debe esperar a que la se˜nal de reloj generada por el DCM con la que la FPGA toma muestras de la FIFO de adaptaci´on del ADC sea v´alida. Para ello se puede hacer uso del puerto locked. Como ya se ha expuesto anteriormente el DCM funciona con la se˜nal de alimentaci´on del LMK a 76.8 MHz. Esta se˜nal no estar´a activa de inicio por lo que el DCM se debe resetear para que capture bien el reloj fuente. Se activa su se˜nal de reset durante unas cent´esimas de segundo para dar tiempo a la se˜nal de locked a estar activa y se pone a nivel alto el SYNC de los LMK que indica que ya se puede hacer efectiva la salida de ´estos, por lo que la conversi´on se inicia (Fig E.2). #define N_CICLOS 100 #define MB_TIMER_nop() ({__asm__ __volatile__ ("nop");}) #define MB_TIMER_DELAY(n) ({unsigned int i; for (i = 0; i < (n * N_CICLOS); i++) { MB_TIMER_nop(); } }) Ap´endice E. Dise˜no y programaci´on del microprocesador embebido. 98 Figura E.2: Cronograma para habilitaci´on de las salidas del LMK03001c. if (caracter == ’0’) { xil_printf("\r\npll_r = 0x%x",lmk_conditioner.pll_params.pll_r); lmk_init_config(&lmk_conditioner); lmk_set_config(&lmk_conditioner); write_gpio(5, FALSE); write_gpio(6, FALSE); MB_TIMER_DELAY (10000); write_gpio(5,TRUE); write_gpio(6,TRUE); write_gpio(0, TRUE); xil_printf("\r\nespera"); MB_TIMER_DELAY (10000); write_gpio(0, FALSE); xil_printf("\r\nINICIALIZA LMK, resetea el DCM y enciende led U64"); xil_printf("\r\npll_r = 0x%x",lmk_conditioner.pll_params.pll_r); } Para la configuraci´on de los DAC el proceso es similar pero con algunas variantes. En este caso los registros son de 16 bits, 5 para la direcci´on del registro a escribir/leer, 1 para indicar si la operaci´on es de escritura o lectura, 2 para indicar el n´umero de bytes a leer/escribir seguidos y los restantes para datos. Adem´as, en este caso el proceso de escritura/lectura SPI es diferente puesto que la se˜nal enable es activa a nivel bajo y debe permanecer as´ı durante todo el ciclo de escritura. En este caso la m´ascara del m´odulo SPI consta de 4 bits para cada uno de los conversores. El proceso de escritura en los registros del DAC es Ap´endice E. Dise˜no y programaci´on del microprocesador embebido. 99 word_transfer = (((unsigned char)mode<<15 & 0x8000)) | (0x0000) | (((unsigned char)Addr<<8) & 0x0f00) | ((unsigned int)data & 0x00ff); word_transfer = (data<<4) | (((unsigned int)Addr) & 0x0000000f); WriteBuffer[0] = (unsigned char)(word_transfer >>8); WriteBuffer[1] = (unsigned char)(word_transfer); Status = XSpi_SetOptions(SpiPtr, XSP_MASTER_OPTION | XSP_MANUAL_SSELECT_OPTION); Status = XSpi_SetSlaveSelect(SpiPtr, SPI_MASK); TransferInProgress = 1; Status = XSpi_Transfer(SpiPtr , WriteBuffer , ReadBuffer , 4); El proceso para configurar el prototipo en diferentes tilts es an´alogo a los ya representados pero enviando los datos a escribir en el perif´erico de comunicaci´on con la FPGA que posteriormente son transmitidos a los m´odulos DDS Compiler donde se aplican los desfases a las se˜nales de cada elemento radiante. Ap´endice F Herramientas utilizadas. Durante el desarrollo del PFC se ha utilizado una serie de herramientas tanto de software como de hardware para dise˜nar, simular e implementar el conformador de haz, aqu´ı la lista y para que se ha usado cada una. F.1. Software Putty: Consola para comunicaci´on con la placa de evaluaci´on mediante puerto serie. Mediante esta herramienta se puede tener una respuesta visual de las acciones que se ejecutan para configurar los perif´ericos con el microprocesador. Sublime Text 3: Edici´on de c´odigo. Este editor de c´odigo multiplataforma permite la edici´on de la pr´actica totalidad de los lenguajes existentes pudiendo seleccionar la sintaxis de cada uno. Es compatible con plugins para incorporar funciones como la comparaci´on de archivos. Dada su ligereza y rapidez de respuesta se ha utilizado para cambios y composici´on secundaria de c´odigos en los diferentes lenguajes usados. Matlab: Permite realizar operaciones matem´aticas complejas bas´andose en el c´alculo de matrices. Principalmente su uso se ha destinado a la comprobaci´on de las se˜nales que se obten´ıan en dominio digital transform´andolas al dominio frecuencial. Tambi´en se han elaborado c´odigos para la simulaci´on del conformado de haz y la representaci´on del factor de array. Skitch: Las figuras que no son de realizaci´on propia se han capturado y editado con este programa. 101 Ap´endice F. Herramientas utilizadas. 102 Texstudio: Elaboraci´on de la memoria en Latex. Incorpora varias funciones de utilidad como la gesti´on de m´ultiples proyectos, acceso r´apido a funciones matem´aticas y una r´apida visualizaci´on del documento compilado. WinCVS: Gesti´on de versiones del proyecto. Permite tener un control preciso de los cambios llevados a cabo y volver a una versi´on anterior en caso de que sea necesario. Evernote: Almacenamiento en la nube de notas en formato de texto con posibilidad de anexionar im´agenes etc... Se realiz´o el diario de bit´acora con el para mantener el control de cambios, las dudas que iban surgiendo y los esbozos de c´odigo y memoria. Absolute Analysys: Programas para utilizar en conjunto con el equipo Investigator. Analyzer sirve para la captura de tramas, Generator para su generaci´on, Protocol Editor permite crear tramas o crear protocolos y Trace Viewer visualiza las tramas capturadas en formato .PAD. ModelSim: Simulaci´on y test de c´odigo Verilog. Creando una se˜nal virtual de reloj simula el sistema creado en c´odigo Verilog presentando todos los cambios de se˜nal que se producen mediante diversos cronogramas. Para la simulaci´on de los c´odigos se crearon programas en Verilog que generaban ficheros de texto con las muestras de la se˜nal a la salida del procesado. Estos ficheros se generaban ejecutando la simulaci´on. National Clock Design Tool: Configuraci´on de par´ametros del LMK (clock tree). Calcula los valores de las capacidades y resistencias variables, registros y PLLs en funci´on de las frecuencias que se quieren generar por cada una de las salidas del LMK. Es Necesario para configurar el LMK y poder suministrar se˜nal de reloj a los componentes externos a la FPGA Usb Redirector: Uso de dispositivos USB a distancia. Simula que un usb conectado en un ordenador cliente est´a conectado a un ordenador servidor. Xilinx xmd, Chipscope, ISE, EDK, Planahead, XPS, impact, SDK: Mediante xmd se programa el microprocesador con el fichero.elf generado con el programa SDK, que act´ua como compilador y editor de c´odigo C preparado para la arquitectura del microprocesador embebido dise˜nado mediante la herramienta XPS. Mediante Planahead se edita el c´odigo Verilog y se compila. Chipscope permite la monitorizaci´on de eventos dentro de la FPGA tanto de manera s´ıncrona como as´ıncrona mediante el CORE ILA, Bibliography 109 fileadmin/wsa2011/internet/Antenna%20Evolution%20and%20Challenges%20for% 20Mobile%20Broadband_WSA%202011-02-24.pdf. [21] Rong Zhou Department of Wireless Research Huawei Technology. Analysis of rf requirements for active antenna system. 1:1–3, 2012. URL http://ieeexplore.ieee.org. roble.unizar.es:9090/stamp/stamp.jsp?tp=&arnumber=6417569. [22] Jesus de Mingo Sanz y Pedro Luis Carro Ceballos. Antenas y propagaci´on, notas de clase. 4:4–32, 2013. URL http://www.diec.unizar.es. [23] Universidad de las Am´ericas Puebla. Descripci´on detallada de wcdma. Cap´ıtulo 3:1–17, 2004. URL http://catarina.udlap.mx/u_dl_a/tales/documentos/lem/fajardo_p_ d/capitulo3.pdf. [24] Universidad Polit´ecnica Salesiana. Arreglos de antenas. 2000. URL http://dspace.ups. edu.ec/bitstream/123456789/15/9/Capitulo2.pdf. [25] GNU-Radio. Gnu radio the free open software radio ecosystem. 2013. URL http: //gnuradio.org/. [26] Inc. Dan Lavry, Lavry Engineering. Sampling theory for digital audio. Sampling Theory:2–16, 2004. URL http://http://lavryengineering.com/pdfs/ lavry-sampling-theory.pdf. [27] Vicepresident head of business line UTRAN Siemens Mobile Detlev J. Otto. Introduction to common public radio interface cpri. 1:3–5, November 2003. URL http://www.cpri. info/downloads/CPRI%20Day%20Nov%202003%20-%20Introduction%20to%20CPRI.pdf. [28] 3GPP. Cpri specification v5.0. 21, pages 7–81, August 2013. URL http://www.cpri. info/downloads/CPRI_v_6_0_2013-08-30.pdf. [29] Ettus. Ettus usrp1 details. 2013. URL https://www.ettus.com/product/details/ USRPPKG. [30] Altera. Altera cyclone. 20013. URL http://www.altera.com/devices/fpga/cyclone/ cyc-index.jsp. [31] AWR Corporation. Microwave office. 20013. URL http://www.awrcorp.com/es/ products/microwave-office. Bibliography 110 [32] Analog Devices. Ad944414-bit, 80 msps, a/d converter. 1:1–23, 2004. URL http://www. analog.com/en/AD9444. [33] Vectron International. C4530 ocxo local oscilator. 1:1–2, 2013. URL http://www. vectron.com/products/ocxo/c4530.pdf. [34] Texas Instruments. Lmk03002 (active) precision clock conditioner with integrated vco. Rev E:1–24, 2013. URL http://www.ti.com/product/lmk03002?qgpn=lmk03002. [35] Xilinx. Logicore ip fifo generator v8.1. 1, UG175:21–56, March 2011. URL http://www.xilinx.com/support/documentation/ip_documentation/fifo_ generator_ug175.pdf. [36] Xilinx. Platform studio user guide. 12, UG113 V1.0:228, March 2004. URL http: //www.xilinx.com/ise/embedded/edk6_2docs/platform_studio_ug.pdf. [37] Xilinx. Logicore ip dds compiler v5.0. 1, DS794:2–26, March 2011. URL http://www. xilinx.com/support/documentation/ip_documentation/ds794_dds_compiler.pdf. [38] Xilinx. Ip logicore fir compiler v5.0. 1, DS534:2–13, March 2011. URL http://www. xilinx.com/support/documentation/ip_documentation/fir_compiler_ds534.pdf. [39] Xilinx. Digital clock manager (dcm) module. 1, DS485:2–5, April 2009. URL http: //www.xilinx.com/support/documentation/ip_documentation/dcm_module.pdf. [40] Texas Instruments. 16-bit, 1.0 gsps 2x-4x interpolating digital-to-analog converter (dac). 1, SLLS865F:1–31, August 2012. URL http://www.ti.com/lit/ds/symlink/dac5681z. pdf. [41] Texas Instruments. Lmk03000 family precision clock conditioner with integrated vco. 1, SNAS381O:1–16, March 2013. URL http://www.ti.com/lit/ds/symlink/lmk03001. pdf. [42] Xilinx. Vc707 evaluation board for the virtex-7 fpga user guide. 22, UG885:7–77, August 2013. URL http://www.xilinx.com/support/documentation/boards_and_kits/ vc707/ug885_VC707_Eval_Bd.pdf. [43] Xilinx. Xilinx digital pre-distortion (dpd) reference design. pages 1–2, 2009. URL http: //www.xilinx.com/publications/prod_mktg/pn2061.pdf. Bibliography 111 [44] Xilinx. Logicore ip peak cancellation crest factor reduction v2.0. 2, XMP039:1–2, December 2009. URL http://www.xilinx.com/support/documentation/ip_documentation/ pc_cfr_xmp039.pdf. [45] Antenna Interface Standards Group AISG. Aisg specification: Control interface for antenna line devices. 13, Standard No. AISG v2.0:10–15, June 2006cpr. URL http: //www.aisgweb.net/Website/IndexDocs/Specifications/AISG%20v2.0%20.pdf. [46] OBSAI. Open base station architecture initiative. Issue 2.0:15–68, 2006. URL http: //www.obsai.com/specs/OBSAI_System_Spec_V2.0.pdf. [47] Xilinx. Logicore ip cpri v6.1. 18, PB012:1–2, December 2012. URL http://www.xilinx. com/support/documentation/ip_documentation/cpri/v6_1/pb012-cpri.pdf. [48] Ngai Wong, Department of Electrical Tung-Sang Ng, and Electronic Engineering. An efficient algorithm for downconverting multiple bandpass signals using banclpass sampling. pages 1–3, 2001. URL http://gmrt.ncra.tifr.res.in/~scc/BPsamp/Eff_algo_ downconv_MFBPS.pdf. [49] Ching-Hsiang Tseng and Sun-Chung Chou. Direct downconversion of multiband rf signals using bandpass sampling. Volume 5 Issue 2:1–2, 2016. URL http://ieeexplore.ieee. org/stamp/stamp.jsp?tp=&arnumber=1576530. [50] Rodney G. Vaughan. The theory of bandpass sampling. Volume 39, Issue 9:1–10, 1991. URL http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=134430.