Test de circuitos integrados

UNIVERSIDAD DE VALLADOLID ESCUELA DE INGENIERIAS INDUSTRIALES Grado en Ingeniería en Electrónica Industrial y Automática Test de circuitos integrados Autor: Peña Moro, Alejandro Tutora: Pérez Barreiro, María Cristina Departamento de Tecnología Electrónica Valladolid, julio 2021. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 2 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 3 RESUMEN. PALABRAS CLAVE Hoy en día, la microelectrónica es fundamental en nuestras vidas. Los circuitos integrados se encuentran en todos los dispositivos electrónicos de la actualidad, siendo su componente principal. Es esencial que estos circuitos integrados funcionen correctamente por lo que, dentro del proceso de fabricación, una de las fases más importantes es el testeado de estos circuitos. La fabricación de circuitos integrados está formada por un conjunto de etapas complejas que es fácil que induzcan errores en los circuitos, por lo que antes de que salgan de la fábrica deben ser comprobados y aquellos defectuosos, retirados. Este trabajo muestra los diferentes tipos de circuitos integrados, sus fallos más comunes, los principales parámetros que hay que comprobar y diferentes técnicas para ello. El aumento de la demanda de circuitos integrados y el avance tecnológico ha permitido desarrollar más circuitos integrados aplicando mejores técnicas de fabricación y, en consecuencia, ha sido necesario desarrollar técnicas de testeo más eficientes, por lo que en este trabajo se expone un método adaptativo para comprobar el correcto funcionamiento de los circuitos que se fabrican. Palabras clave: Circuito integrado, test, diseño para la testabilidad, test adaptativo, equipo de test automático. ABSTRACT. KEYWORDS. Nowadays, microelectronic technology is very important in our lifes. Integrated circuits are found in all electronic devices. Correct operation of integrated circuits is essential so test them is one of the most important phases of their manufacturing process. All integrated circuits must be tested and if any of the integrated circuit fail it will be removed. My bachelor degree thesis shown the different types of integrated circuit and the most commun fails. Also it shown the principal parameters that must be tested and how we can do it. The increasing demand of integrated circuits and technological advance have made possible to develop more chips using better manufacturing techniques. This integrated circuits should be tested applying more efficient test methods, therefore in this document explains an adaptative test. Keywords: Integrated circuit (IC), test, design for testability (DfT), adaptative test, automated test equipment (ATE). TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 4 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 5 ÍNDICES. Índice de contenido INTRODUCCIÓN Y OBJETIVOS ................................................................................................. 9 DESARROLLO DEL TFG ......................................................................................................... 11 1. ¿Qué es un circuito integrado? Tipos de circuitos integrados. ................................. 11 1.1 Tecnología Bipolar. ............................................................................................ 12 1.2 Tecnología CMOS. .............................................................................................. 12 1.3 Tecnología BiCMOS. ........................................................................................... 13 1.4 Tecnología SiGe BiCMOS. .................................................................................. 13 2. Fabricación de circuitos integrados. ......................................................................... 14 2.1 Preparación de la oblea o sustrato ..................................................................... 14 2.2 Difusión ............................................................................................................... 15 2.3 Implantación iónica ............................................................................................. 15 2.4 Litografía ............................................................................................................. 15 2.5 Oxidación térmica ............................................................................................... 16 2.6 Crecimiento epitaxial .......................................................................................... 16 2.7 Depósito de aislantes ......................................................................................... 16 2.8 Grabado .............................................................................................................. 16 2.9 Metalización ........................................................................................................ 16 2.10 Encapsulado ...................................................................................................... 17 3. Necesidad de test. .................................................................................................... 17 4. Test circuitos integrados digitales ............................................................................. 18 4.1 Modelos de fallos .................................................................................................. 19 4.2 Test de circuitos combinacionales........................................................................ 22 4.3 Test de circuitos secuenciales .............................................................................. 24 5. Test de circuitos integrados analógicos .................................................................... 25 6. Test de circuitos integrados de señal mixta. ............................................................. 26 6.1 Convertidores digital-analógico............................................................................. 26 6.2 Convertidores analógico-digital............................................................................. 32 7. Diseño para la Testabilidad ....................................................................................... 37 7.1 Diseño para la testabilidad digital: ....................................................................... 37 7.2 Diseño para la testabilidad de circuitos analógicos y de señal mixta: ................. 41 8. Equipo de Test Automatizado (ATE – Automatic Test Equipment) ........................... 42 9. Test adaptativo de circuitos integrados. ................................................................... 43 9.1 Necesidad y aparición de la prueba adaptativa: .................................................. 44 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 6 9.2 Antecedentes: ....................................................................................................... 45 9.3 Uso de estadísticas bayesianas: ........................................................................... 46 9.4 Esquema de prueba adaptativo: ........................................................................... 46 9.5 Aplicación del método a datos de producción: ..................................................... 49 CONCLUSIONES .................................................................................................................... 51 BIBLIOGRAFÍA ....................................................................................................................... 53 REFERENCIAS DE LAS ILUSTRACIONES ................................................................................ 55 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 7 Índice de ilustraciones Ilustración 1 – Esquema básico de un Circuito Integrado .................................................... 11 Ilustración 2 – Transistores bipolares NPN y PNP ................................................................ 12 Ilustración 3 - Estructura básica de un transistor MOS ........................................................ 13 Ilustración 4 – Estructura tridimensional de un transistor nMOS ........................................ 13 Ilustración 5 – Crecimiento de transistores por chip siguiendo la Ley de Moore ................ 14 Ilustración 6 – Esquema de un implantador iónico .............................................................. 15 Ilustración 7 – Proceso de fotolitografía ............................................................................... 16 Ilustración 8 – Tamaño de los transistores histórico y predicciones de futuro .................... 17 Ilustración 9 – Tamaño de mercado en los últimos años .................................................... 18 Ilustración 10 – Test digital .................................................................................................. 19 Ilustración 11 – Nodo pegado a 1 y nodo pegado a 0 ......................................................... 19 Ilustración 12 – Circuito correcto (superior) y circuito abierto (inferior)............................... 20 Ilustración 13 – Tabla de verdad para el circuito con fallo .................................................. 20 Ilustración 14 – Tabla de verdad aplicando un orden de vectores que no detecta el fallo . 20 Ilustración 15 – Tabla de verdad aplicando un orden de vectores que sí detecta el fallo ... 20 Ilustración 16 – Fallos de cortocircuito ................................................................................ 21 Ilustración 17 – Diagrama del funcionamiento de Carafe ................................................... 22 Ilustración 18 – Circuito combinacional diseñado con el software PROTEUS ..................... 22 Ilustración 19 – Circuito combinacional para la búsqueda de vectores de test .................. 23 Ilustración 20 – Biestable tipo D sin Set .............................................................................. 24 Ilustración 21 – Registro de desplazamiento ....................................................................... 24 Ilustración 22 – Funcionamiento del registro de la Ilustración 21....................................... 24 Ilustración 23 – Técnica DSP aplicadas a un circuito integrado analógico .......................... 26 Ilustración 24 – Estructura de un convertidor digital-analógico de n entradas ................... 26 Ilustración 25 – Característica de transferencia ideal de un convertidor digital-analógico de 3 bits ..................................................................................................................................... 27 Ilustración 26 – Diseño de convertidor digital-analógico por el método de resistencias ponderadas ........................................................................................................................... 28 Ilustración 27 – Diseño de convertidor digital-analógico en redes de escalera................... 28 Ilustración 28 – Red pasiva usada en los convertidores digital-analógico R-2R ................. 28 Ilustración 29 – Convertidor digital-analógico basado en la red pasiva R-2R ...................... 29 Ilustración 30 – Convertidor digital-analógico de 3 bits con error de offset y ganancia ...... 30 Ilustración 31 – Función de transferencia ideal (izquierda) y real (derecha) de un convertidor digital-analógico de 3 bits .................................................................................. 30 Ilustración 32 – No linealidad integral para un convertidor digital-analógico de 3 bits ....... 31 Ilustración 33 – No linealidad diferencial de un convertidor digital-analógico de 3 bits ..... 31 Ilustración 34 – Estructura de un convertidor analógico-digital con n salidas .................... 32 Ilustración 35 – Característica de transferencia de un convertidor analógico-digital de 3 bits .............................................................................................................................................. 33 Ilustración 36 – Convertidor analógico-digital de aproximación sucesiva ........................... 33 Ilustración 37 – Convertidor analógico-digital de doble pendiente ...................................... 34 Ilustración 38 – Convertidor analógico-digital FLASH .......................................................... 35 Ilustración 39 – Errores de offset, ganancia y código perdido en un convertidos analógicodigital de 3 bits ..................................................................................................................... 36 Ilustración 40 – Convertidor analógico-digital monótono (izquierda) y no monótono (derecha) ............................................................................................................................... 36 Ilustración 41 – Estructura de un circuito secuencial .......................................................... 38 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 8 Ilustración 42 – Estructura de un circuito secuencial con Scan Path Testing ..................... 38 Ilustración 43 – Esquema básico de un circuito BIST .......................................................... 39 Ilustración 44 – Equipo generador de señales de un BIST .................................................. 39 Ilustración 45 – Esquema básico Boundary Scan ................................................................ 40 Ilustración 46 – Boundary Scan de un circuito integrado .................................................... 40 Ilustración 47 – Diseño para la testabilidad de un circuito de señal mixta ......................... 42 Ilustración 48 – Equipo de test automatizado ..................................................................... 43 Ilustración 49 – Coste de fabricación comparado con el coste de test de circuitos integrados ............................................................................................................................. 44 Ilustración 50 – Tiempo para detectar fallos utilizando un orden de test aleatorio y orden de test adaptativo ...................................................................................................................... 46 Ilustración 51 – Esquema del proceso de actualización de las tasas de falla de test utilizando el método bayesiano de dos etapas .................................................................... 47 Ilustración 52 – Diagrama de flujo que explica las actualizaciones del método de test adaptativo ............................................................................................................................. 48 Ilustración 53 – Reducción del tiempo hasta encontrar fallos por oblea de producto 1 ..... 49 Ilustración 54 – Relación entre reducción del tiempo de prueba y nivel de defectos relativos para diferentes relaciones de truncamiento. ....................................................................... 50 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 9 INTRODUCCIÓN Y OBJETIVOS Los circuitos integrados forman parte de todos los equipos electrónicos, por lo que se han vuelto productos muy demandados en el mercado actual. Los circuitos integrados han ido mejorando a lo largo de los años, aumentando el número de transistores que los componen exponencialmente siguiendo la Ley de Moore que se expone en este documento. También, ha disminuido el tamaño de los mismos por lo que, se ha conseguido optimizar las obleas de silicio para poder fabricar un número mayor de transistores. Si históricamente el proceso de fabricación ha sido largo y complejo puesto que está formado por un gran número de etapas en las que es fácil que ocurra algún fallo, el aumento del número de transistores y la disminución de su tamaño ha hecho que aumente el número de probabilidades de que un circuito falle. Es por esto por lo que, un gran número de circuitos integrados fabricados no son válidos y se tienen que desechar. Por lo tanto, es tan necesario realizar correctamente todos los pasos de la fabricación como comprobar que el circuito funciona antes de entregarlo al usuario final. El aumento de la demanda y de la producción de circuitos integrados ha requerido invertir en la mejora de los métodos de test de los circuitos integrados fabricados para que se encuentren los fallos en el menor tiempo posible optimizando así los costes de fabricación y comprobación En este documento se desarrolla una revisión bibliográfica en la que se analizan los diferentes tipos de circuitos integrados, sus principales características, aquellos parámetros que deben ser comprobados y las técnicas que se pueden utilizar para comprobarlos. Se ha realizado una recopilación de información en diversas páginas, gracias a la licencia que corresponde por ser estudiante de la Universidad de Valladolid, como pueden ser Google Scholar, Scopus, ResearchGate o revistas como IEEE Explora. El principal objetivo de este documento es mostrar la necesidad que tienen los fabricadores de circuitos integrados de testear todos los productos que fabrican, así como mostrar los fallos más comunes que ocurren y hacen que su funcionamiento no sea el esperado. Para conseguirlo, en primer lugar, se analizan los diferentes tipos de tecnología de circuitos integrados y su proceso de fabricación para comprender todas las etapas que hay que llevar a cabo. Posteriormente se muestran los diferentes tipos de test de circuitos integrados en función de las señales con las que trabajan y se analizan los fallos que pueden ocurrir, así como aquellos parámetros que se deben comprobar. A continuación, se analizan las técnicas de diseño que facilitan la comprobación de los circuitos, lo que se conoce como Diseño para la Testabilidad o Design for Testability y también el funcionamiento de los equipos de test automáticos (ATE). Para terminar, se buscan métodos de testeo de circuitos integrados que faciliten la comprobación del funcionamiento correcto con el objetivo del coste y tiempo de testeo, habiendo encontrado un método adaptativo novedoso para testear los circuitos cuyo objetivo es reordenar, basándose en distribuciones probabilísticas, los patrones de test que se aplican al circuito con el objetivo de reducir el tiempo necesario para detectar los fallos, lo que reducirá en consecuencia el coste de fabricación de los circuitos. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 16 Ilustración 7 – Proceso de fotolitografía 2.5 Oxidación térmica Mediante esta técnica se pretende crear una capa de aislante en el sustrato mediante una reacción química en la que el silicio reacciona con el oxígeno dando lugar a óxido de silicio. Esta capa de óxido puede servir como aislante e impermeable en procesos de dopado, para el dopado selectivo, como óxido de puerta en las estructuras MOS o como aislante entre otras aplicaciones. 2.6 Crecimiento epitaxial Es un método de formación de uniones de distintos dopados y consiste en el crecimiento de un monocristal sobre un substrato. Este fenómeno se produce debido a la ordenación de los átomos siguiendo la estructura del substrato de origen. Gracias al crecimiento epitaxial se controla el nivel de impurezas sobre el semiconductor. 2.7 Depósito de aislantes Es otra técnica cuyo objetivo es crear capas aislantes en la oblea. La técnica más usada es la deposición por medio de vapor químico, proceso mediante el cual gases o vapores reaccionan y se produce la formación de solidos en la oblea. Las propiedades de esta capa no son tan buenas como las propiedades de óxido térmico, pero aun así son suficientes para que actúe de aislante térmico. 2.8 Grabado Es un proceso mediante el cual se ataca, generalmente con ácido, la superficie de la oblea con el objetivo de eliminar algún elemento de esta. 2.9 Metalización Etapa de la fabricación de circuitos integrados en la que se produce el depósito de una capa metálica para poder interconectar los diversos componentes del circuito integrado. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 17 2.10 Encapsulado Es la etapa final en la fabricación de circuitos integrados en la que se introduce el circuito integrado en el encapsulado que generalmente es de plástico con el objetivo de aportar protección ante daños mecánicos, térmicos o eléctricos en el circuito. 3. Necesidad de test. [3] [13] [14] El gran número de etapas que tiene el proceso de fabricación de circuitos integrados fomenta la aparición de fallos en los mismos, como ya se ha comentado en este documento. Es un proceso complejo, en el que pueden aparecer fallos que no dependen del fabricante de los circuitos por lo que es necesario comprobar que todos los circuitos fabricados cumplen las especificaciones ante de que lleguen al usuario final. El aumento exponencial de transistores que puede tener un chip se ha ido duplicando cada dos años llegando en la actualidad a 50 mil millones de transistores por chip, como expone la Ley de Moore vista en apartados anteriores. La mayor cantidad de transistores por chip y su integración están relacionadas con el decremento del tamaño de los transistores. En la ilustración 8, se puede observar cómo ha disminuido el tamaño desde los 10 micrómetros en el año 1971 a 5 nanómetros en la actualidad, esperando que en el futuro sigan siendo todavía más pequeños. Ilustración 8 – Tamaño de los transistores histórico y predicciones de futuro En consecuencia, el menor tamaño de los transistores y el aumento de estos en cada chip dificulta la prueba de los circuitos integrados, por lo que en los últimos años ha sido imprescindible renovar y mejorar las técnicas de testeo. Durante el proceso de fabricación de los circuitos integrados se van acumulando los defectos, de modo que cierto número de componentes del circuito final no funcionan correctamente. Cuando el chip integra un gran número de componentes, estos componentes defectuosos disminuyen la proporción de chips que funcionan correctamente. Es por ello por lo que en circuitos de memorias, por ejemplo, donde existen millones de transistores, se fabrican más de los necesarios, de manera que se puede variar la interconexión final para obtener la organización especificad. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 18 Desde el punto de vista económico, el mercado mundial de circuitos integrados alcanzó los 404 billones de dólares en 2020. Se prevé que el mercado crezca más del 20% en 2021 hasta superar la barrera de los 500 billones de dólares. En la ilustración 9 se puede observar la evolución del mercado de los circuitos integrados, lo cual hace una idea del aumento del número de la producción y de la importancia que tiene comprobar el correcto funcionamiento de los circuitos fabricados. Ilustración 9 – Tamaño de mercado en los últimos años Con todo lo expuesto anteriormente, se puede concluir la importancia de que todos los circuitos integrados que se fabrican sean comprobados y satisfagan las necesidades del usuario. Existen diversas técnicas de prueba que se verán con detalle en los apartados siguientes. 4. Test circuitos integrados digitales [4] [8] [11] El proceso consiste en aplicar una serie de estímulos digitales al circuito integrado que se ha fabricado para observar su respuesta y así analizar si se ha fabricado correctamente. La respuesta que se obtiene del circuito se compara con la respuesta ideal del circuito sin fallos. Se pueden diferenciar dos tipos de pruebas, funcional y estructural. La prueba funcional busca que el circuito realice todas las funciones para las que ha sido diseñado, labor que puede requerir demasiado tiempo. Por otro lado, el test estructural busca fallos que se han producido en la fabricación del mismo por lo que será necesario crear unos modelos de fallos que se comentarán con posterioridad. El test estructural busca reducir el número de vectores de test con los que se estimula al circuito respecto al test funcional exhaustivo de modo que se localice el 100% de las fallas producidas en el circuito integrado en el menor tiempo posible. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 19 Ilustración 10 – Test digital El número de patrones requeridos para realizar una prueba funcional exhaustiva al circuito es igual a 2N siendo N el número de entradas al circuito, esto implica que para testear un circuito que tenga 64 entradas serán necesarios casi 1.85 x 1019 patrones, como observamos esto puede necesitar mucho tiempo por lo que si tenemos un gran número de entradas este método es poco práctico. Una prueba estructural adecuada disminuirá este número de patrones logrando optimizar el tiempo de testeo. 4.1 Modelos de fallos 1. Fallos por pegado (Stuck-At-Fault). Ocurre cuando un nodo de un circuito lógico se encuentra conectado a la tensión de alimentación (Vdd, pegado a lógica 1) o a tierra (Vss, pegado a lógica 0), denominándose Stuck-At-1 y Stuck-At-0 respectivamente. En la ilustración 11 podemos observar un ejemplo de fallo por pegado. Ilustración 11 – Nodo pegado a 1 y nodo pegado a 0 2. Circuito abierto o rotura. Este tipo de fallo ocurre cuando por algún motivo no se realiza una conexión adecuada entre dos puntos que teóricamente deberían estar unidos. Este tipo de fallos tiene el inconveniente de que pueden no ser detectados si los vectores de test se aplican en un orden inapropiado. En el circuito de la Ilustración 12 podemos observar un fallo de circuito abierto que hace que el valor de la salida de este sea función de la salida anterior como se puede ver en la tabla de la ilustración 13. En la tabla de la ilustración 14, se puede observar que se obtiene la salida, lo que indica que si se utilizase ese orden no se detectaría el fallo. Por el contrario, en el caso de la tabla de la ilustración 15, se puede observar cómo al aplicar los vectores en otro orden, no se obtienen los resultados correctos y se podría detectar el fallo. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 20 Ilustración 12 – Circuito correcto (superior) y circuito abierto (inferior) Ilustración 13 – Tabla de verdad para el circuito con fallo Ilustración 14 – Tabla de verdad aplicando un orden de vectores que no detecta el fallo Ilustración 15 – Tabla de verdad aplicando un orden de vectores que sí detecta el fallo TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 21 3. Fallos de cortocircuito o puente. Este tipo de fallo se produce cuando dos o más nodos están conectados cuando no deberían estarlo. Si la conexión entre nodos es entre un nodo cualquiera y el nodo de tensión Vss (lógica 0) se podría modelar como un Stuck-At-0, como el fallo S2 de la Ilustración 16. Mientras que si el cortocircuito se produce como el fallo S1 de la Ilustración 16 se considera cortocircuito entre nodos internos. Ilustración 16 – Fallos de cortocircuito Una buena técnica para detectar estos dos últimos tipos de fallos son las técnicas de análisis de fallo inductivo (IFA, del inglés Inductive Fault Analysis). A continuación, siguiendo el artículo “Carafe: An Inductive Fault Analysis Tool for CMOS VLSI Circuits” de Alvin Jee y F. Joel Fergurson de la Universidad de California se explica brevemente un software denominado Carafe basado en método IFA, que determina qué fallos es posible que ocurran en función del diseño del circuito y de la tecnología de fabricación. El análisis inductivo de fallos (IFA) es un procedimiento que proporciona la lista de fallos que pueden ocurrir en un layout de circuito debido a un defecto puntual. IFA simula el efecto de un fallo en las regiones conductoras, aislantes o semiconductoras del circuito integrado. Dado que la lista de fallos se genera mediante una simulación de defectos en el diseño físico solo se informan de posibles fallos realistas. La simulación de defectos en IFA ha determinado que más del 99% de todos los defectos puntuales en un circuito causan un puente (cortocircuito) o rotura. Dado que prácticamente todos los defectos puntuales se manifiestan como fallos de ruptura o puente, podemos evitar la costosa simulación de defectos y extraer directamente los posibles fallos de puente y rotura de forma realista a partir del layout del circuito. Carafe, como ya se ha comentado, es un método que proporciona una implementación robusta y estable de la simulación de defectos puntuales, TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 22 proporcionando una lista de todos los fallos por rotura o cortocircuito que pueden ocurrir en el layout de un circuito derivados de ese defecto puntual. Estos fallos se consideran realistas puesto que surgen a partir de defectos conocidos en el diseño físico del circuito. La lista de fallos se genera a partir del diseño, una descripción de la tecnología de fabricación y la información de distribución de defectos. Carafe, informa de la probabilidad de que ocurra un fallo en función de todos los fallos encontrados. Ilustración 17 – Diagrama del funcionamiento de Carafe 4.2 Test de circuitos combinacionales En este apartado se exponen brevemente los circuitos de lógica combinacional y la forma de testearlos. Estos circuitos pueden describir su funcionamiento siguiendo lógica booleana, como se puede observar en el ejemplo de la Ilustración 18 en el que aparece un circuito combinacional formado por puertas OR y NAND, siendo su función booleana: 𝐹 =(𝐴·𝐵)+𝐶               Ilustración 18 – Circuito combinacional diseñado con el software PROTEUS Para comprobar el funcionamiento de este tipo test se utilizan los modelos de fallos con el objetivo de detectar el mayor número posible de fallos en el circuito. Una forma de detectar los fallos de pegado (Stuck-At-Fault) es introduciendo al circuito una serie de combinaciones en la entrada y observar la respuesta del circuito. La búsqueda de estos vectores de prueba se denomina Generación de TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 23 Patrones de Test (TPG en inglés) y es una labor costosa y lenta para generar manualmente por lo que existen diferentes métodos de Generación Automática de Patrones de Test (ATPG) como puede ser el método del algoritmo D. A continuación, se explica brevemente el método del algoritmo D, un método de proceder para encontrar los vectores de prueba necesarios que cubren al 100% las pruebas de fallo por pegado. En primer lugar, hay que destacar que los nodos de un circuito combinacional pueden tener cinco estados: • Estado 0: Nivel lógico 0 (sin tensión, conectado a Vss). • Estado 1: Nivel lógico 1 (conectado a Vdd). • Estado X: Estado desconocido o que no tiene relevancia. • Estado D: Nivel lógico 0 que debería ser 1. • Estado /D: Nivel lógico 1 que debería ser 0. Este algoritmo busca propagar el valor del fallo por pegado hasta la salida primaria que se observa. Por lo tanto, el procedimiento consiste en asumir que hay un fallo de pegado a cero (SA0) cuando un nodo se encuentra en estado D o un fallo de pegado a uno (SA1) cuando un nodo se encuentra en estado /D. Se comparará el valor de salida del circuito con el valor esperado. Por ejemplo, en el circuito de la ilustración 19 se quiere observar si hay un fallo de pegado a cero en el nodo g. Se asumirá que el nodo g se encuentra en estado D, es decir, su valor es cero cuando debería ser uno. Se busca transmitir el estado de g inalterado a la salida del circuito y además se introducirán en la entrada valores que hagan que el valor que debería haber en el nodo g sea un uno. De este modo, se tendrá un vector de valores de la entrada que hace que el valor de g sea 1 y por lo tanto si a la salida se observa un 0, se asegura que este nodo tiene un fallo de pegado a cero. El procedimiento a seguir es análogo para un fallo de pegado a uno y para el resto de los nodos internos del circuito a testear. Cuando se tienen todos los vectores de entrada que comprueben los fallos de pegado a cero y pegado a uno en todos los nodos internos, se escogerá el menor número posible que compruebe todos los posibles tipos de fallo de pegado. Ilustración 19 – Circuito combinacional para la búsqueda de vectores de test TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 24 4.3 Test de circuitos secuenciales En los circuitos de lógica secuencial no se puede describir la relación entrada-salida con una expresión booleana y combinan lógica combinacional y biestables. Un ejemplo de biestable es el que aparece en la Ilustración 20, formado por una entrada de datos (D), un reloj (Clk) que cuando cambie su valor el valor de la entrada de datos es dirigido a la salida Q, un Reset que pone la salida en valor ‘0’, a veces también tiene una entrada Set que pone la salida a ‘1’ y dos salidas Q que es la salida original y /Q que es la señal Q invertida. Ilustración 20 – Biestable tipo D sin Set Un ejemplo de circuito secuencial que se puede desarrollar con biestables (o flip flops) es un registro de desplazamiento formado por un conjunto de biestables conectados en serie con una señal común entre todos ellos de clock y otra de reset, como se puede apreciar en la Ilustración 21. Ilustración 21 – Registro de desplazamiento El funcionamiento se refleja en la Ilustración 22, observamos que siempre que el reset este inactivo, lo que ocurre cuando está a nivel alto, la señal de entrada se trasmite a la salida cuando se producen tres flancos de subida del reloj Ilustración 22 – Funcionamiento del registro de la Ilustración 21 TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 25 Este tipo de circuitos no es tan sencillo de comprobar como en el caso de la lógica combinacional porque la generación de vectores de test es más compleja. Hay que tener en cuenta los diferentes estados del circuito y las señales de control, y como ya se ha comentado anteriormente la relación entrada-salida no es una sencilla expresión booleana. Además, para poder testear el circuito puede ser necesario preajustarlo en un estado particular y esto puede llegar a ser muy complicado cuando está integrado en un circuito necesitando además multitud de cambios en la señal de reloj y en la entrada de datos. Una forma de solucionar estos problemas es realizando un enfoque de Diseño para la Testabilidad (DfT) abordando los problemas de observabilidad y controlabilidad asociados a la lógica digital. Un método de Diseño para la Testabilidad es el enfoque BIST que es una técnica de autoprueba integrada. Estas tecnologías se analizarán con posterioridad en el apartado 7 de este documento. 5. Test de circuitos integrados analógicos [4] Los circuitos integrados analógicos tienen gran importancia en los sistemas electrónicos gracias a su capacidad de procesar señales analógicas y realizar funciones como amplificación o filtrado de señales. A pesar de que su tamaño es pequeño en comparación con los circuitos electrónicos digitales, el testeo de sus especificaciones puede llevar mucho tiempo y tener un coste elevado. Las pruebas en este tipo de circuitos no son tan sencillas de automatizar como en el caso de los circuitos integrados digitales. Estas pruebas se realizan aplicando una forma de onda de test al circuito que puede ser corriente continua en un valor constante, ondas senoidales, señal rampa, salto o una onda arbitraria. Existen generadores de onda en los que se puede seleccionar la amplitud, el offset, la fase y la frecuencia de dicha onda para posteriormente analizar la respuesta del circuito. Los parámetros que se miden en un test analógico suelen ser: tensión, corriente, frecuencia, resistencia, capacitancia e inductancia. Por ejemplo, este tipo de test sirve para comprobar la tensión de offset, la resistencia de entrada, la resistencia de salida y otras especificaciones de un amplificador operacional. Un método de prueba de circuitos analógicos son las técnicas de procesamiento de señales digitales (DSP). Estas técnicas se basan en la generación, muestreo y análisis de señales analógicas utilizando para ello transformadores analógico-digital y digital-analógico con la velocidad de muestreo, resolución y rango adecuados. Las señales analógicas son muestreadas, convertidas a digital y almacenadas en memoria siendo el esquema que siguen este tipo de técnicas el que aparece en la ilustración 23. En resumen, lo que hacen estas técnicas es convertir señales digitales a analógicas para aplicárselas al circuito integrado y posteriormente, las señales de salida analógicas que genera el circuito convertirlas a digitales para posteriormente analizarlas. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 32 - Test dinámico: Las pruebas que se han comentado anteriormente no miran el funcionamiento dinámico ni los efectos relacionados con la frecuencia de la señal. El objetivo de las pruebas dinámicas es determinar estos efectos. 1) Tiempo de conversión o tiempo de asentamiento (settling time): El tiempo que necesita la salida para asentarse dentro de una específica banda de error cuando se produce un cambio en el código de entrada. 2) Sobreimpulso y subimpulso: Cuando se produce un cambio como el comentado anteriormente hasta que se asienta la señal se suelen producir sobreimpulsos (overshoot) haciendo que la señal alcance un valor superior al valor final después del asentamiento y subimpulsos (undershoot) cayendo a un valor menor que el definitivo. 3) Tiempo de subida y tiempo de caída (rise and fall times): Tiempo que tarda la salida en subir o bajar entre el 10% y el 90% de la diferencia entre los valores inicial y final. 4) Sesgo entre convertidores: Discrepancia temporal entre convertidores digital-analógico usados en grupo. 5) Reloj y datos de alimentación: Medida de la diafonía entre la señal digital y la señal analógica de salida. La diafonía aparece cuando las señales de un circuito, denominado perturbador, aparecen en otro circuito, denominado perturbado. 6.2 Convertidores analógico-digital La función básica de estos circuitos es convertir señales analógicas ya sean tensión o corriente en un código digital, generalmente binario. En la Ilustración 34, se puede observar el esquema básico de un convertidor analógico-digital. Su funcionamiento es el contrario al que se ha visto para los convertidores digital-analógico y necesitará también una referencia de tensión o intensidad, dependiendo de cuál sea la entrada a convertir. Ilustración 34 – Estructura de un convertidor analógico-digital con n salidas En la Ilustración 35 se puede observar la característica de transferencia de un convertidor analógico-digital de 3 bits, que por lo tanto será capaz de producir los códigos en binario desde el 0002 al 1112 siempre que la entrada varía entre un valor nulo de tensión y la tensión a escala completa VFS. A la vista de la gráfica se puede TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 33 observar que a cada valor binario le corresponde un rango de tensión y al final de este segmento se produce la transición al código binario siguiente. Ilustración 35 – Característica de transferencia de un convertidor analógico-digital de 3 bits A continuación, se van a explicar los diseños más comunes de convertidores analógico a digital. 6.2.1. Convertidor analógico-digital de aproximación sucesiva: Es un convertidor está formado por circuito de muestreo y retención, un comparador, un registro de aproximación sucesiva y un convertidor digitalanalógico interno de n bits, como se puede ver en la Ilustración 36. La entrada se muestrea y se compara con la salida del registro de aproximación sucesiva convertida a analógica mediante el convertidor interno, la conversión continua siempre que la salida del convertidor interno sea menor que la tensión de entrada muestreada. Ilustración 36 – Convertidor analógico-digital de aproximación sucesiva 6.2.2. Convertidor analógico-digital integrado de doble pendiente: Este tipo arquitectura tiene un interruptor en su lado de entrada que puede conectarse a un voltaje de referencia negativo o un voltaje de entrada. Inicialmente, en la conversión, el interruptor se conecta al voltaje de entrada y el integrador integra el voltaje de entrada hasta que su salida es TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 34 igual al voltaje aplicado, eso ocurre en el instante T1 que aparece en la Ilustración 37. Después del tiempo T1, el interruptor se conecta al voltaje de referencia y se integra el voltaje respectivo. El diagrama muestra que el voltaje de referencia dado es negativo, pero generalmente es mayor que el voltaje de entrada. A medida que se aplica la referencia negativa, se integra en una dirección positiva y continúa integrando hasta que la salida es igual al voltaje cero. El tiempo necesario está representado por T2. El tiempo T1 y el voltaje de referencia son constantes, lo que da como resultado que el tiempo T2 es directamente proporcional al voltaje de entrada. Si cambia el voltaje de entrada, el tiempo T2 también cambia. El contador de bits funcionará durante la segunda etapa, es decir, durante el tiempo T2. De este modo, el contador aumentará su valor hasta que la tensión sea cero. Como ya se ha comentado anteriormente, el tiempo T2 es proporcional a la tensión de entrada. En consecuencia, cuanto mayor sea el valor de entrada, mayor será el tiempo T2 y por lo tanto mayor será el número a la salida del contador de bits. Ilustración 37 – Convertidor analógico-digital de doble pendiente 6.2.3. Convertidor analógico-digital FLASH: Este tipo de convertidor analógico-digital utiliza una escalera de voltaje lineal con un comparador en cada “peldaño” de la escalera para comparar el voltaje de entrada con voltajes de referencia sucesivos, que varían debido a las resistencias en serie. Es un convertidor muy rápido, pero requiere de gran cantidad de comparadores como se muestra en la Ilustración 38. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 35 Ilustración 38 – Convertidor analógico-digital FLASH Los convertidores reales se desviarán del comportamiento ideal de igual modo que los convertidores digital-analógico que se comentaron en el apartado anterior, Esta desviación tiene que identificarse por lo que será necesario testear los convertidores analógico-digital comprobando sus principales características: • Relación entre los datos de entrada y la señal de salida. • Correcto funcionamiento de las señales de control que habilitan el dispositivo. • Correcto funcionamiento de los parámetros analógicos. • Valores de la fuente de alimentación. En este caso se puede encontrar dos tipos diferentes de prueba para convertidores analógico-digital: - Test estático y de función de transferencia: Se prueban los siguientes parámetros: 1) Error de ganancia: Al igual que en el caso de los convertidores digitalanalógico es la variación de la pendiente real respecto a la pendiente ideal. Se puede observar en la Ilustración 39. 2) Error de offset: Es la desviación del punto de transición del primer código respecto lo esperado. También se puede observar este error en la Ilustración 35. 3) No linealidad integral: Desviación de los puntos de transición reales respectos los esperados. 4) No linealidad diferencial: Diferencia entre el ancho entre los cambios de código de salida del convertidor y un tamaño de paso ideal de 1 LSB. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 36 5) Monotonía: La salida de un convertidor monótono incrementa cuando aumenta la salida, se puede observar en la parte izquierda de la Ilustración 36. Si la salida decrece cuando la señal de entrada aumenta nos encontramos ante un convertidor no monótono, el caso de la parte derecha de la Ilustración 40. 6) Códigos perdidos: Un convertidor ideal debería generar 2N códigos siendo N el número de bits de la salida. Si se genera un número menor es que se ha perdido algún código. En la Ilustración 35 observamos que el código 110 no se ha generado. Ilustración 39 – Errores de offset, ganancia y código perdido en un convertidos analógico-digital de 3 bits Ilustración 40 – Convertidor analógico-digital monótono (izquierda) y no monótono (derecha) - Test dinámico: Estas pruebas buscan comprobar los siguientes parámetros: 1) Tiempo de conversión: Se debe garantizar un tiempo máximo de conversión, que es el tiempo desde comienza la transición hasta que termina. 2) Tiempo de recuperación: Tiempo necesario desde una conversión a otra. 3) Frecuencia de muestreo: Se debe probar el convertidor a la máxima frecuencia de muestreo y asegurar que no ocurran errores. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 37 7. Diseño para la Testabilidad [4] El test de los circuitos integrados debe considerarse desde el principio del proceso de diseño del mismo. En los últimos años, la prueba de circuitos integrados se ha vuelto más compleja por lo que se han desarrollado técnicas que faciliten el test. En este apartado del documento se desarrollan las dos principales: - Diseño para la Testabilidad (DfT, Design for Testability): Esta técnica consiste en agregar circuitos específicos para poder acceder a los nodos internos mediante los pines del circuito integrado. Este método busca favorecer la observabilidad y la controlabilidad del circuito. Se entiende por observabilidad la capacidad de observar la respuesta de un estímulo en un circuito o en un nodo específico y por controlabilidad la habilidad de establecer valores particulares en una parte específica de un circuito. - Autoprueba integrada (BIST, Built-In Self-Test): Esta tecnología utiliza la generación, captura y análisis de señales dentro del propio circuito para proporcionar capacidades de autoprueba local, pero se utilizará un comprobador externo para captura los resultados de esta prueba. Se podría considerar que la tecnología BIST no deja de ser una técnica de DfT. El objetivo de ambas técnicas es reducir el tiempo de test en los equipos de prueba automáticos para conseguir disminuir el coste de dichas pruebas. 7.1 Diseño para la testabilidad digital: Partición del diseño: Una buena forma para poder testear un circuito complejo es dividirlo en bloques específicos que se puedan probar como entidades diferentes, que luego se probaría conjuntamente en una etapa de prueba final. La principal limitación de esta técnica es la estrategia de partición, que tendrá que analizarse caso por caso, pero generalmente una buena forma de partir el circuito es en función de los bloques funcionales que lo componen. Con estas pruebas se consigue proporcionar una mayor controlabilidad y observabilidad del circuito, aunque se aumentará el tamaño del mismo debido a la necesidad de incorporar multiplexores que diferencien el estado del circuito entre modo funcionamiento normal y modo prueba. La incorporación de estos multiplexores lleva asociada la necesidad de incorporar muchas más entradas y salidas en el circuito. Pruebas de ruta de escaneo (Scan Path Testing): Las pruebas de ruta buscan proporcionar acceso para la controlabilidad y observabilidad de nodos internos en circuitos lógicos secuenciales. El circuito podrá trabajar en este caso también en dos modos de operación: - Modo de funcionamiento normal: El circuito funciona según lo requerido por el usuario. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 38 - Modo test de escaneo: El circuito opera en un modo de test de exploración en el que los valores lógicos se sincronizan en serie en los biestables del circuito desde una fuente de señal externa y los resultados se sincronizan en serie para el monitoreo externo. La incorporación de una ruta de exploración requerirá la inclusión de entradas y salidas utilizadas específicamente en el procedimiento de prueba que no serán usadas por el usuario final, es decir, son invisibles para el usuario. Para un circuito sencillo serán necesarias: - Entradas primarias: Entrada de datos de escaneo (Scan Data Inpiut, SDI) los datos para sincronizar en serie el circuito y entrada habilitadora de escaneo (Scan Enable, SE) para habilitar el modo de escaneo - Salida primaria: Salida de datos de escaneo (Scan Data Out, SDO) datos que se sincronizan en serie para el monitoreo externo. En las ilustraciones siguientes se puede observar la estructura de un circuito secuencial y la estructura de ese mismo circuito incluyendo un escaneo de este tipo. Ilustración 41 – Estructura de un circuito secuencial Ilustración 42 – Estructura de un circuito secuencial con Scan Path Testing Un posible ejemplo de funcionamiento de este circuito es: - Poner el circuito en modo de prueba, habilitando la entrada SE. Escanear en serie una secuencia de valores lógicos para configurar las salidas de los biestables en un estado inicial conocido aplicando datos al pin SDI. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 39 - Poner el circuito en modo funcionamiento normal y operar durante un determinado número de ciclos de reloj. - Volver a poner en modo de prueba y escanear en serie los valores almacenados a la salida de los biestables y monitorear la salida de datos de escaneo SDO. - Comparar los valores recibidos con los esperados. Autoprueba incorporada (Built-In Self-Test, BIST): Esta tecnología utiliza un chip capaz de generar y analizar las señales con el objetivo de realizar autopruebas locales quitándole carga de trabajo al equipo de prueba externo (ATE). En caso de estar activo el modo de test, se introduce la señal de test (TDI) en el circuito y se analiza la salida mediante el analizador de resultados, que proporcionará una señal binaria diferente entre un circuito sin fallas y un circuito defectuoso. En caso de ser un circuito defectuoso puede ser que exista un código para cada fallo o que el usuario deba investigar en detalle para concluir el origen del fallo. En la ilustración 43 se puede observar un esquema del funcionamiento de la tecnología BIST. Ilustración 43 – Esquema básico de un circuito BIST Generalmente, la generación de señales la realiza un registro de desplazamiento de retroalimentación lineal (Linear Feedback Shift Register, LFSR) capaz de generar patrones pseudoaleatorios como el que se muestra en la ilustración 44. Ilustración 44 – Equipo generador de señales de un BIST TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 40 Escaneo de límites (Boundary Scan): Esta tecnología de test se basa en el envío de señales de prueba y en recopilar la respuesta de las entradas y salidas de varios circuitos integrados que se han ensamblado conjuntamente, en vez de probar individualmente cada circuito, en definitiva, es una herramienta de prueba a nivel de placa que permite detectar elementos e interconexiones defectuosas y, con suerte, reemplazarlos. Un esquema básico de Boundary Scan es el que se muestra en la ilustración 45 para el test de dos circuitos integrados en un mismo circuito impreso. En ella se observa que ambas celdas de escaneo de límites comparten la señal de selección modo de test (Test Mode Select, TMS) y la señal test de reloj (Test Clock, TCK). También se observa la entrada de datos de test (Test Input Data, TDI) y la salida de datos de test (Test Output Data, TDO) siendo la salida de datos de test de una celda la entrada de datos de la siguiente. Ilustración 45 – Esquema básico Boundary Scan Extrapolando esta tecnología a un circuito más complejo nos encontraríamos con un circuito impreso como el de la ilustración 46, donde en color azul se pueden observar todas las celdas de escaneo de límites. Ilustración 46 – Boundary Scan de un circuito integrado TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 41 7.2 Diseño para la testabilidad de circuitos analógicos y de señal mixta: El diseño para la testabilidad es común en circuitos digitales y están bien respaldados con herramientas software. Por el contrario, la adopción de técnicas DfT analógicas y de señal mixta ha tenido menos éxito, la idea básica es la misma que para los circuitos digitales, generar señales de prueba dentro del propio circuito integrado, poder comprobar todos los nodos, capturar los resultados y analizarlos. Gran parte de la reticencia encontrada por la comunidad de diseño al adoptar DfT se debe a la degradación del rendimiento del circuito y al costo cuando se incluye el circuito de prueba adicional. En el diseño, esencialmente, la colocación de cualquier circuito adicional en el camino de las señales en el chip degradará la calidad de la señal. Esto puede ser aceptable o no, según los requisitos de la aplicación final del circuito. Hoy en día, todavía hay una falta de estandarización en DfT y BIST para circuitos integrados analógicos y de señal mixta, y la prueba de estos circuitos será mediante técnicas ad-hoc, es decir, dispositivo a dispositivo. Los principales problemas que se encuentran a la hora de diseñar los circuitos integrados mediante técnicas DfT son la generación de estímulos, el acceso y monitoreo de los resultados y el análisis de los resultados. Con el objetivo de poder testear los circuitos integrados mixtos se desarrolló el Bus 1194.4 de Test para circuitos de señal mixta en el año 1991 pero durante estas décadas se ha ido mejorando, principalmente modificando el lenguaje de descripción del hardware y consiguiendo mejores prestaciones. A continuación, se exponen resumidamente las principales características de esta tecnología. Con este método de testeo, la capacidad de escaneo de límites digitales es la misma que en el apartado interior y además se consigue la conmutación de señales analógicas dentro del circuito integrado. La estructura es la que se muestra en la ilustración 47. Podemos observar que se ha sustituido las celdas de entrada y salida tanto digitales como analógicas. En el caso de las células digitales han sido reemplazadas por módulos de límites digitales (DBM) cuya función es realizar el boundary scan de las señales digitales. Análogamente, nos encontramos con módulos de límites analógicos formado por una estructura de interruptores de señales analógicas (ABM). A cada ABM se conecta un bus de prueba analógico (AB) que permite que las señales analógicas se conecten entre un ABM y los pines del puerto de acceso a la prueba analógica (ATAP) a través del circuito de interfaz del bus de prueba. Los pines AT se utilizan para operaciones de monitorización y fuente de señal analógica conectándose a un comprobador externo. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 48 - Si al analizar el circuito se encuentra un fallo, se incrementa en una unidad tanto el valor de alfa como el de beta y se vuelven a calcular las estadísticas en función de las nuevas estimaciones de la tasa de fallos que vienen dadas por las distribuciones posteriores actualizadas. - Ilustración 52 – Diagrama de flujo que explica las actualizaciones del método de test adaptativo El método expuesto reordena los test en orden descendente de sus tasas de fallos de modo que, los test o patrones que aparecen más tarde en el orden de aplicación tienen menos probabilidades de detectar fallos en un circuito. Esta forma de ordenar los test reduce el tiempo que la prueba necesita para detectar fallos en los circuitos pero no reduce el tiempo de la prueba. Para conseguir una reducción del tiempo de la prueba serña necesario testearlo con un número reducido de test o patrones, es decir, habrá que eliminar ciertos patrones. ATS reordena la prueba de forma que la mayoría de los fallos aparecen al comienzo del flujo de la prueba por lo que aquellos test candidatos a ser eliminados serán los que se encuentren al final del flujo de la prueba siempre que se evalue el riesgo asociado. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 49 En este sentido, se deben tomar dos decisiones: - Cuando iniciar el truncamiento de la prueba - Cuantas pruebas se deben truncar Ambas opciones están directamente relacionadas con el nivel de calidad del producto final. 9.5 Aplicación del método a datos de producción: Descripción de los datos Los datos de respuesta al test de obleas se obtuvieron de un fabricante líder de chips semiconductores para dos productos de circuitos integrados. Los datos de producción se utilizaron para demostrar los beneficios del tiempo de prueba de la reordenación y eliminación de pruebas ATS. En este documento se expone únicamente los resultados para el producto número 1. El producto 1 es un circuito integrado de 90 nm, se analizan los datos para 419 mil unidades de este producto. Este conjunto tiene 610 obleas divididas en 26 lotes con 688 circuitos cada oblea. Reordenamiento de test y patrones Se ha aplicado el método ATS a los datos del producto 1 en una configuración SOF. El reordenamiento de la prueba no afecta al tiempo del test puesto que un circuito correcto tendrá que pasar todo el conjunto de pruebas pero el reordenamiento si reduce el tiempo en detectar los fallos por lo que se podrá usar este dato como métrica para determinar el éxito. En las ilustración 53 se muestra el histograma de porcentaje de reduccion del tiempo que tarda el test en detectar fallos. Ilustración 53 – Reducción del tiempo hasta encontrar fallos por oblea de producto 1 La ilustración 53 muestra que para el producto 1 el porcentaje promedio de reducción del tiempo hasta encontrar fallos es del 56%, esto quiere decir que para TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 50 cualquier oblea dada del conjunto el tiempo hasta encontrar el circuito fallido se ha reducido a la mitad apliando el algoritmo de reordenación de patrones. Se puede observar también que hay reducciones inferiores al 10% o superiores al 90%, esto se debe a que la reducción del tiempo de falla depende de la cantidad de fallos que haya en la oblea. Eliminación de test y patrones Como ya se ha comentado con anterioridad, no se reducirá el tiempo de la prueba a menos que se elimenen ciertos test o patrones. Estos patrones candidatos a eliminarse serán aquellos que se hayan reordenado al final del flujo de la prueba puesto que serán aquellos que detecten menos fallos. La eliminación de test o patrones reduce los tiempos de prueba para la aprobación o la desaprobación de un test, pero aumenta el riesgo de fugas de test. La ilustración 54 muestra la relación entre el nivel de defecto relativo y la reducción del tiempo de prueba para varios números de pruebas y patrones eliminados usando relaciones de truncamiento que van de 0 a 1. Esto quiere decir que para una relación de truncamiento de 1, es decir, cuando no se realiza ninguna prueba la reducción del tiempo es el 100% mientras que para una relación de truncamiento 0 no se consigue reducir el tiempo de prueba. El objetivo es buscar un equilibrio de modo que se reduzca el tiempo de la prueba sin comprometer a la calidad del producto final. Ilustración 54 – Relación entre reducción del tiempo de prueba y nivel de defectos relativos para diferentes relaciones de truncamiento. La ilustracIón 54 muestra que por ejemplo, para un relación de truncamiento del 0.2 se produce una reducción del tiempo de la prueba del 20% y un nivel de defecto relativo menor de 0.001 que corresponde a un valor de DPPM conforme a los requisitos de la industria de este producto. En conclusión se puede observar que este método reduce el tiempo de la prueba pero hay que asumir el riesgo de que se produzca algún escape de fallos. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 51 CONCLUSIONES En este documento, se ha mostrado la importancia que tienen los circuitos integrados en la actualidad y el aumento exponencial del uso de los mismos en los últimos años, hasta el punto de que en la actualidad nos encontramos en una etapa de crisis de los semiconductores en la que muchas empresas están siendo obligadas a reducir su producción debido a la escasez de microchips. Esto evidencia que en estos últimos años, el crecimiento ha sido incluso más grande de lo que expone la Ley de More. A pesar de no haber encontrado una tasa de fallo o porcentaje actual, en todos los artículos utilizados para este trabajo se expone que la tasa de circuitos fallidos es elevada, algo bastante relacionado con la cantidad de etapas susceptibles de inducir errores que se llevan a cabo a la hora de fabricar circuitos integrados. Este documento ha servido para afianzar y analizar más en profundidad los conceptos estudiados en la asignatura de Microelectrónica. Se ha realizado una recopilación de los parámetros más importantes que se deben comprobar en función del tipo de circuito integrados que se fabrique. Se han analizado los métodos de test de los circuitos digitales como puede ser el método del algoritmo D o las ténicas DSP usadas en los circuitos analógicos. También, se han expuesto algunas de las diferentes implementaciones de convertidores analógico-digital y convertidores digital-analógico junto con los parámetros que se deben testear. Otro de los apartados ha ido encaminado a comprender las diferentes técnicas de Diseño para la Testabilidad de los circuitos integrados, por un lado de los digitales como son las particiones del diseño, las pruebas de ruta de escaneo (Scan Path Testing), los métodos de autoprueba incorporada (BIST) o el escaneo de límites y por otro lado el método Bus 1194.4 de Test utilizado en los circuitos de señal mixta. Para terminar, se ha descrito un método más novedoso, el método de test adaptativo, que sirve para disminuir el tiempo de las pruebas puesto que va realizando un análisis de los circuitos que se están testeando y solo aplica aquellos patrones que es más probable que detecten fallos. A la vista de este documento, se puede concluir que es más sencillo testear circuitos integrados digitales puesto que, las señales con las que trabajan los equipos de test son siempre digitales. Cuando se quiera testear un circuito integrado analógico o mixto se tendrán que usar convertidores para convertir tanto la entrada de datos al circuito, utilizando un convertidor digital-analógico como la salida de los datos para posteriormente analizarlos, haciendo uso de un convertidor analógico-digital. La conclusión principal de este trabajo es la importancia de la necesidad de test, principalmente desde el punto de vista económico. El mercado de los circuitos integrados mueve millones de dólares por lo que las empresas de fabricación buscan optimizar sus circuitos y la comprobación de los mismos, utilizando test más rápidos y eficientes. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 52 Finalmente, se puede concluir que, el método de test adaptativo es una técnica bastante útil porque logra detectar los fallos mucho antes que otros métodos convencionales pero además utiliza mucho menos tiempo para finalizar el test puesto que a partir de un instante se decide no aplicar aquellos patrones que tienen menos posibilidades de encontrar fallos. La desventaja de este método es que en función del número de patrones que se eliminen habrá menos o más posibilidades de que se produzca un escape de test, es decir, que no se aplica un patrón y se deje un fallo en el circuito por no haberlo comprobado. TRABAJO FIN DE GRADO: TEST DE CIRCUITOS INTEGRADOS 53 BIBLIOGRAFÍA [1] Techopedia. (2012). What Does Integrated Circuit Means? https://www.techopedia.com/definition/2366/integrated-circuit-ic [2 ] Electrónica Online. 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