Elektrische Energietechnik an der TU Berlin Band 15
Tino Kahl
GaN-basierter, bidirektionaler DC-DC Wandler auf
Grundlage einer ANPC- und Vollbrückentopologie
Hrsg.: Sybille Dieckerhoff, Julia Kowal, Ronald Plath, Uwe Schäfer
ISSN (online) 2367-377X
GaN-basierter, bidirektionaler
DC-DC Wandler auf Grundlage
einer ANPC- und
Vollbrückentopologie
vorgelegt von
M. Eng.
Tino Kahl
an der Fakultät IV - Elektrotechnik und Informatik
der Technischen Universität Berlin
zur Erlangung des akademischen Grades
Doktor der Ingenieurwissenschaften
-Dr.-Ing.-
genehmigte Dissertation
Promotionsausschuss:
Vorsitzender: Prof. Dr.-Ing. Clemens Gühmann
Gutachterin: Prof. Dr.-Ing. Sibylle Dieckerhoff
Gutachter: Prof. Dr.-Ing. Klaus Hoffmann
Gutachter: Prof. Dr.-Ing. Sven Tschirley
Tag der wissenschaftlichen Aussprache: 24. Juni 2022
Berlin 2023
Zusammenfassung
Diese wissenschaftliche Arbeit setzt sich mit dem Design, der baulichen Umsetzung
und der Untersuchung eines auf Galliumnitrid (GaN) basierten bidirektionalen „direct
current“ zu „direct current“ (DC-DC)-Wandlers auseinander.
Die DC-DC-Wandler-Hardware gliedert sich in die Hoch- und Niedervoltseite, welche
getrennt voneinander analysiert wurden. Die Hochvoltbrücke des Wandlers wurde mit
einer Active Neutral Point Clamped (ANPC)-Topologie umgesetzt. Damit konnte die am
Anfang der Forschungsarbeit eingeschränkte Sperrspannung der kommerziell erhältlichen
GaN-Leistungstransistoren umgangen werden. Die Niedervoltseite wird als Vollbrücke
ausgeführt.
Nach einer Literaturrecherche zu möglichen Topologien für die Umsetzung des DC-DC-
Wandlers stellte sich ein „Dual Active Bridge“ (DAB)-Wandler oder ein Induktivität-(L)
Induktivität-(L) Kondensator-(C) (LLC)-Resonanzwandler als die aussichtsreichsten
Topologien dar, welche simulationsgestützt untersucht wurden, um Aussagen zu den
Verlusten und des Wirkungsgrades zu erhalten. Mit Hilfe einer Bewertungsmatrix konnten
die Ergebnisse der Simulation und der Aufwand der Topologien berücksichtigt werden,
mit dem Ergebnis, dass beide recherchierten Varianten nur wenig voneinander abweichen
und somit vergleichbar und auch realisierbar sind.
Für diese Arbeit wurde der LLC-Wandleransatz gewählt.
Im Vorfeld der Umsetzung der ANPC-Brücke wurden normally-on und normally-
off GaN-Leistungstransistoren in einer Halbbrücke analysiert, um eine Referenz
für die Untersuchung der ANPC-Brückenvarianten zu erhalten. In der normally-
on ANPC-Brücke, die mit Texas Instruments (TI)-Evaluationsboards verbunden,
über ein Mainboard aufgebaut wurden, bilden sich Resonanzen aus, welche in der
Spannungsamplitude die Sperrspannung einzelner Leistungstransistoren überschreitet.
Diese Überspannung konnte bei der Vermessung des TI-Evaluationsboards als (einzelne)
Halbbrücke nicht beobachtet werden. Mit Hilfe einer 3D-Finite Elemente Methode
(FEM) Simulation der ANPC-Brücke konnten als Ursache die erhöhte parasitäre
Induktivität und Kapazität der Kopplung, der Halbbrücke und des Verbindungsboards
identifiziert werden. Um die Kopplung durch Reduktion der geometrischen Abstände
der einzelnen Leistungstransistoren zu verbessern, wurde die ANPC-Brücke mit
normally-off Transistoren auf einer Leiterplatte umgesetzt. Das Ergebnis der 3D-FEM
Simulation demonstrierte eine deutliche Verbesserung der parasitären Induktivität im
Vergleich zur Halbbrücken-Mainboard Lösung. In der Untersuchung der schaltbedingten
Überspannungen zeigte die normally-off Variante keine kritischen Überspannungen.
Dadurch ist der Einsatz bei vorgegebener Zwischenkreisspannung und Leistung in der
Endanwendung möglich.
Die thermische Analyse der Niedervolt-Vollbrücke zeigte, dass die hohen Verluste
aufgrund des hohen Laststroms durch eine Wasserkühlung beherrschbar bleiben.
Die Untersuchung der Verlustverteilung im GaN-Leistungstransistor mit Hilfe einer
Halbbrücke im Tiefsetzstellerbetrieb bei kontinuierlichem Stromfluss demonstrierte sehr
deutlich, dass die Totzeitverluste eine dominante Rolle spielen. In der Untersuchung des
Schaltverhaltens stellte sich heraus, dass der maximal schaltbare Strom durch Erreichen
der erlaubten Überspannung begrenzt und somit die Leistung der Endanwendung
limitiert ist. Die Untersuchung der Kommutierungsschleife in einer 3D-FEM Simulation
ergab, dass zusätzliche Anpassungen des Layouts der Vollbrücke zu keiner garantierten
Reduktion der parasitären Induktivität führen muss, welche dann zu einer deutlichen
Reduktion der schaltbedingten Überspannungen führen könnte.
Ein weiterer Lösungsansatz diese Limitierung zu umgehen, ist der Aufbau der Vollbrücke
mit einer Parallelschaltung der Leistungstransistoren. Um die komplexe Verteilung der
parasitären Induktivitäten im Leistungs- und Gatekreis der Parallelschaltung abschätzen
zu können und um die Funktionalität der Parallelschaltung zu erhöhen, wurde eine 3D-
FEM- Simulation des Designs durchgeführt. Die Charakterisierung des Schaltverhaltens
der umgesetzten Parallelschaltung demonstriert eine deutliche Steigerung des möglich
schaltbaren Stroms um ca. 70
%
. Die Untersuchung der symmetrischen Aufteilung der
Ströme in den parallelgeschalteten Transistoren weist eine kurzzeitige Asymmetrie
direkt nach dem Schaltvorgang auf. Mit Hilfe einer Simulation konnte eine mögliche
Begründung für das Schaltverhalten in der Durchlassspannung der Leistungstransistoren
ermittelt werden.
Die für diese Untersuchungen notwendigen Strommesswiderstände erzeugten in der
Endanwendung hohe Verluste und mussten deshalb entfernt werden, was wiederum das
symmetrische Schalten infrage stellte. Durch eine Untersuchung der schaltbedingten
Überspannungen und einer dynamischen Widerstandsuntersuchung ohne Strommesswi-
derstände der Parallelschaltung konnte die Symmetrie der Parallelschaltung bestätigt
werden.
Der DC-DC-Wandler ist als LLC-Resonanzwandler aufgebaut, der anhand einer
vereinfachten Spannungsregelung seine Funktionalität in der Endanwendung bestä-
tigte. Eine erweiterte Stromregelung in einem rotierenden Koordinatensystem erhöht
iii
die Dynamik des Wandlers im Vergleich zur vereinfachten Spannungsregelung. Die
Wirkungsgraduntersuchung wurde anhand dieser Regelung durchgeführt.
iv
Abstract
This scientific work discusses the design, implementation and investigation of a gallium
nitride (GaN)-based bidirectional DC-DC converter.
The DC-DC converter hardware is divided into two stages, the high and the low
voltage side which are analyzed separately. The high voltage converter stage has
been implemented with an Active Neutral Point Clamped (ANPC)-bridge to overcome
the blocking voltage limitation of the commercially available GaN transistors at the
beginning of the research work. The low voltage side is implemented as an actively
switched full-bridge converter.
Based on a literature research the “Dual Active Bridge” and an LLC resonant converter
have been identified as promising DC-DC converter topologies. Converter losses and
efficiencies are analyzed using circuit simulations. The acquired simulation results as
well as the estimated topology effort are fed into an evaluation matrix showing minor
advantages in the considered operation scenario in case of the resonant converter. This
small difference shows that both topologies are almost comparable. The LLC resonant
topology was selected for the final circuit demonstrator.
For the high-voltage ANPC-stage, two circuit variations, using either normally-on or
normally-off GaN transistors are implemented. For reference and verification purpose,
both GaN power transistor devices are additionally characterized in a (single) half-bridge
topology.
The normally-on ANPC-stage consists of a motherboard carrying three separate half-
bridge evaluation boards commercially available from Texas Instruments (TI). In the
investigation, resonance oscillations are observed exceeding the transistors maximum
blocking voltage specification. In contrast, similar transient voltage overshoots could not
be observed in the measurement of the reference single TI evaluation board half-bridge
circuit.
A significant parasitic stray inductance between the half-bridges is validated by a finite
element method (FEM) and causes the severe parasitic oscillation.
In order to minimize the parasitic elements by reducing the geometric spacing of the
single transistors, the revised ANPC-stage has been implemented on a 4-layer printed
circuit board using normally-off transistors.
A reduced parasitic stray inductance results in a lower transient voltage overshoot,
confirmed by 3D-FEM simulation and switching tests. In the investigation of the
switching behavior, the variant with normally-off transistors no longer shows critical
voltage overshoots. The improved ANPC-stage is successfully operated under the
specified DC-link voltage and output power.
A thermal analysis of the low-voltage full-bridge shows that the high current-related
device losses can be dissipated by using a water-cooling strategy. The in-circuit
investigation of the loss distribution in the GaN transistor using a half-bridge buck
converter in continuous operation demonstrates that the dead-time losses play a dominant
role.
The investigation of the switching characteristics emphasizes that the maximum
switchable current is limited by the tolerable transient turn-off voltage overshoot which
has a direct influence on the maximum output power of the final converter. Investigation
of the commutation loop layout in a 3D-FEM simulation shows that redesigning the
layout of the full bridge converter does not necessarily lead to a reduction in the parasitic
inductance, thus reducing the transient turn-off voltage overshoots.
Paralleling of GaN power transistors in the full-bridge design is another suitable approach
to overcome the current limitation. The layout optimization of the full-bridge stage
employing a total number of eight GaN power transistors is performed by a 3D-FEM
simulation. Special attention is paid to the distribution of parasitic inductances in the
commutation and gate loops to ensure extremely fast switching transitions and minimal
parasitic oscillations.
In-circuit characterization of the switching behavior has validated a significant increase
of the maximum switched load current by 70
%
. Directly after the switching event, a
temporary asymmetry of the transient device current share of both paralleled power
transistors is observed. A circuit simulation is used to determine a possible root cause
based on the threshhold voltage of the GaN power transistors.
The shunt resistors required for transient current acquisition generate significant losses at
high load currents. Replacing the shunt resistors with short circuits allowed continuous
operation at acceptably low losses, but can have a significant impact on the symmetry
of the device current. Nevertheless, the symmetrical operation of the parallel transistors
has been confirmed in terms of switching behavior and dynamic on-resistance.
The final circuit demonstrator is designed as an LLC resonant converter. A single stage
voltage control strategy proves the functionality of the final application. An underlying
vi
current control designed in a rotated coordinated system has demonstrated a increased
control dynamic. On the basis of this control, an efficiency investigation is performed to
show that the estimated efficiency of the simulation can be achieved.
vii
Danksagung
Ein besonders großer Dank geht an Prof. Dr.-Ing. Sibylle Dieckerhoff für das Vertrauen
in mich, ein industriegefördertes Projekt dieser Komplexibilität umsetzen zu dürfen.
Dadurch habe ich einen Einblick in die wissenschaftliche Arbeit bekommen, wofür ich
ihr sehr dankbar bin. Weiterhin danke ich ihr für die fachlichen Diskussionen im Projekt,
wodurch das Projekt erst zu einem Erfolg wurde.
Ich bedanke mich bei der Siemens AG, welche das Industrieprojekt gefördert hat und
mir so die Möglichkeit gab, diese Arbeit durchzuführen. Insbesondere bedanke ich mich
für die fachlichen Diskussionen bei Marvin Tannhäuser und Christopher Fromme.
Ein ganz persönlicher Dank gehen an meine Frau Nicole und meinem Sohn Johann,
welche mir den Freiraum schafften diese Arbeit zu verwirklichen und mir einen Ort der
Ruhe und Erholung boten. Weiterhin danke ich meinen Eltern und meinem Bruder,
welche mich stets unterstützten. Ein herzlicher Danke geht an meine Mama, welche alle
meine Arbeiten bisher mit stetiger Geduld gelesen hat.
Ein freundschaftlicher Dank geht an Carsten Kuring für die fachlichen und persönlichen
Gespräche. Durch seine Unterstützung konnte erst so manche Veröffentlichung entstehen.
Danken möchte ich weiterhin meinen Abschlussarbeiter*innen. Durch ihre Beiträge und
Unterstützung konnten einige Problemstellungen gemeistert werden.
Inhaltsverzeichnis
Title Page i
Zusammenfassung ii
Abstract v
Abbildungsverzeichnis xiv
Tabellenverzeichnis xxii
Abkürzungsverzeichnis xxiv
1 Einleitung 1
1.1 Einleitung.................................. 1
1.2 Stand der Forschung und Vorüberlegungen . . . . . . . . . . . . . . . . 2
1.2.1 Galliumnitrid (GaN) Leistungsschalter . . . . . . . . . . . . . . 6
1.2.1.1 Grundlegende Eigenschaften . . . . . . . . . . . . . . . 7
1.2.1.2 Dynamische Ron Effekte................. 8
1.2.1.3 Rückwärts-Leitverhalten . . . . . . . . . . . . . . . . 8
1.3 Forschungsfragestellungen und Aufbau der Dissertation . . . . . . . . . 9
2 Analyse der möglichen Topologien 11
2.1 Auslegung der Komponenten für die Simulation . . . . . . . . . . . . . 12
2.1.1 Verlustmodelle der Transistoren . . . . . . . . . . . . . . . . . 12
2.1.2 Schaltanalyse für ANPC-Brücke . . . . . . . . . . . . . . . . . 14
x
INHALTSVERZEICHNIS
2.2 Auslegung des Resonanzkreises für den LLC-Wandler . . . . . . . . . . 16
2.3 Auslegung des Transformators für die „Dual Active Bridge“ (DAB) . . 23
2.4 Simulation der Multilevel-Topologien . . . . . . . . . . . . . . . . . . . 26
2.4.1 Wandler mit Resonanzkreis . . . . . . . . . . . . . . . . . . . . 27
2.4.2 Wandler mit „Phase-Shifted-Transformator“ . . . . . . . . . . . 31
2.5 Diskussion.................................. 33
3 Untersuchungsmethoden 35
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern . . . . 35
3.1.1 ANPC spezifische Untersuchungen . . . . . . . . . . . . . . . . 39
3.1.2
Messtechnische Erfassung des Durchlasswiderstandes während
einer Messung (Ron-Untersuchung) . . . . . . . . . . . . . . . . 40
3.1.3 Erweiterte Ron Messung ...................... 44
3.1.4 Stromerfassung ........................... 46
3.2 „Finite Elemente Methode“ (FEM) Untersuchungen . . . . . . . . . . 47
4 Entwurf der HV-ANPC Brücke 51
4.1 Vorstellung der beiden ANPC-Brücken . . . . . . . . . . . . . . . . . . 51
4.1.1 Texas Instruments (TI) Transistor LMG3410-R070 . . . . . . . 52
4.1.2 GaN Systems Schalter GS66508T . . . . . . . . . . . . . . . . . 55
4.2 ANPC-Brücken ............................... 60
4.2.1 TI-ANPC-Brücke ......................... 60
4.2.2 GaN Systems ANPC-Brücke . . . . . . . . . . . . . . . . . . . 72
4.2.2.1 LLC Resonanzbetrieb . . . . . . . . . . . . . . . . . . 80
5 Entwurf des Vollbrückenwandlers 82
5.1 Vollbrückenwandler der Serie GS61008* . . . . . . . . . . . . . . . . . 82
5.1.1 Vierlagige Platine mit dem GS61008T . . . . . . . . . . . . . . 82
5.1.2 Einlagige Aluminiumträgerplatine mit dem GS61008P . . . . . . 83
5.1.3 Thermisches Verhalten . . . . . . . . . . . . . . . . . . . . . . . 83
5.1.4 Schaltverhalten ........................... 87
xi
INHALTSVERZEICHNIS
5.2 Untersuchungen der Kommutierungszelle für die Aluminiumträgerplatine 90
5.2.1 Ron Untersuchungen ........................ 91
5.2.2 Dauerbetrieb ............................ 92
5.2.3 Diskussion.............................. 97
5.3 Parallelschaltung GS61008T . . . . . . . . . . . . . . . . . . . . . . . . 98
5.3.1
Analyse der einzelnen Halbbrücke und Gewinnung der Vergleichs-
werte für die Parallelschaltung . . . . . . . . . . . . . . . . . . 99
5.3.2 Design und Analyse der Parallelschaltung . . . . . . . . . . . . 100
5.3.3 Schaltverhalten ........................... 103
5.3.4 Diskussion ............................. 108
6 Resonanter Voll-GaN-ANPC - Vollbrückenwandler 109
6.1 Konfiguration ................................ 109
6.1.1 Resonanzkreis ........................... 110
6.2 Regelungsansatz mit Spannungsregelung . . . . . . . . . . . . . . . . . 111
6.2.1 Zwischenkreissymmetrie . . . . . . . . . . . . . . . . . . . . . . 111
6.2.2 Ausgangsspannungsregelung . . . . . . . . . . . . . . . . . . . . 112
6.2.3 Schaltverhalten und Wirkungsgrad . . . . . . . . . . . . . . . . 113
6.2.4 Diskussion.............................. 113
6.3 Erweiterter Regelansatz . . . . . . . . . . . . . . . . . . . . . . . . . . 114
6.3.1 Synthese eines orthogonalen und skalaren Systems . . . . . . . . 115
6.3.2 Regelstruktur............................ 117
6.3.3
Ausgangsspannungsregelung mit unterlagerter Stromregelung am
realenSystem............................ 119
6.3.4 Schaltverhalten ........................... 120
6.3.5 Wirkungsgraduntersuchung . . . . . . . . . . . . . . . . . . . . 122
6.3.6 Anfahren des Wandlers . . . . . . . . . . . . . . . . . . . . . . . 123
7 Fazit 125
Literatur 129
xii
INHALTSVERZEICHNIS
Anhang A Gleichungen und Parameter für das Kapitel 2 139
A.1
Fourierreihenentwicklung für die erste Harmonische der „First Harmonic
Approximation“(FHA) .......................... 139
A.2
Resonanzkreiswerte für die Kurvenverläufe aus Abbildung 2.10 für
den unidirektionalen Induktivität-(L) Induktivität-(L) Kondensator-(C)
(LLC)-Wandler ............................... 140
A.3 DAB-ANPC-Brücke und Vollbrücke, Stromgleichung . . . . . . . . . . 141
A.3.1 m1=m2.............................. 141
A.3.2 m1> m2.............................. 142
A.3.2.1 (︂(m1−m2)
2)︂π > ϕ ..................... 142
A.3.2.2 (︂1−(m1+m2)
2)︂π > ϕ ................... 142
Anhang B Bauteilwerte für die N-Pfad Schaltungssimulation der TI-
ANPC-Brücke 143
Anhang C Verlustmodell der Leistungshalbleiter 144
Anhang D Aufbau des thermischen Modells für den GS61008* 149
Anhang E Steuereinheit 152
E.1 Funktionaler Softwareaufbau im ARM und FPGA . . . . . . . . . . . . 153
E.2 ModulatorBlock .............................. 154
Anhang F Parameter der Regler für den gesamten GaN Wandler 155
F.1 Reglerparameter für die D-Q-Komponenten in der Simulation . . . . . 155
F.2 Reglerparameter für die D-Q-Komponenten im realen System . . . . . 156
xiii
Abbildungsverzeichnis
1.1
Multiport-DAB mit geteiltem Zwischenkreis (in Anlehnung an [11, Fig.
1a]) ..................................... 3
1.2
Schaltbild im Vergleich: Vollbrücke und Neutral Point Clamped (NPC)-
Brücke(vgl.[17]) .............................. 5
1.3
LLC-Anwendung: „Zero Voltage Switching“ (ZVS) und Stromfluss über
den rückwärts leitenden Kanal . . . . . . . . . . . . . . . . . . . . . . . 8
2.1
Ersatzschaltbild des Wandlers mit zwei aktiven Leistungsbrücken; LLC-
Konfiguration mit Cr; DAB-Konfiguration ohne Cr............ 11
2.2
GS66508T: Berechnete
Eon
und
Eoff
Kennlinie bei
Tamb
=
25 ◦C
bei
unterschiedlichen Sperrspannungen; Ron = 10 Ω und Roff = 1 Ω ..... 12
2.3
GS66508T: Berechnete
Eon
und
Eoff
Kennlinie bei einer Sperrspannung
von
Uds
=
400 V
bei unterschiedlichen Sperrschichttemperaturen;
Ron
=
10 Ω und Roff = 1 Ω ............................ 12
2.4
GS61008T: Berechnete
Eon
und
Eoff
Kennlinie @
25 ◦C
;
Ron
=
4,7 Ω
und
Roff = 1 Ω .................................. 13
2.5
Vergleich zwischen Verlustmodell (gestrichelt) und „Simulation Program
with Integrated Circuit Emphasis“ (SPICE)-Simulation (durchgezogen);
@Tj= 40 ◦C; Totzeit td= 100 ns ..................... 13
2.6 Schaltzyklus des ANPC-Wandlers . . . . . . . . . . . . . . . . . . . . . 14
2.7 ANPC- Schaltwechsel, Zustand Null zu DC+ (in Anlehnung an [44]) . . 15
2.8 ANPC-Schaltwechsel, Zustand Null zu DC- (in Anlehnung an [44]) . . . 16
2.9 LLC Ersatzschaltbild für unterschiedliche Leistungsflüsse . . . . . . . . 17
xiv
ABBILDUNGSVERZEICHNIS
2.10
Exemplarischer Kurvenverlauf der Verstärkung
G(jω)
des Resonanzkreises,
bei verschiedenen Lasten und abhängig von der Brücke, welche als aktive
Gleichrichtung arbeitet. Die Werte für
Rac
und die Parameter für den
Resonanzkreis können dem Anhang A.2 entnommen werden. . . . . . . 18
2.11
Verstärkungskurve in Abhängigkeit von
k
und der Güte (Q) für die
ANPC-Brücke als Gleichrichter (vgl. [49]) . . . . . . . . . . . . . . . . . 20
2.12
Vereinfachtes Ersatzschaltbild für die Betrachtung des LLC-
Resonazwandlers mit zwei Spannungsquellen . . . . . . . . . . . . . . . 21
2.13
Vereinfachtes Ersatzschaltbild des Transformators für eine Phase-Shifted
Anwendung ................................. 23
2.14 Schaltmuster für die ANPC-Vollbrückenkonfiguration mit m1=m2. . 24
2.15 Ermittlung der benötigten Streuinduktivität über "v" . . . . . . . . . . 25
2.16
Strom und Spannungen beider Leistungsbrücken bei einer Leistung
Po
=
0 W (links ANPC-Brücke, rechts Vollbrücke) . . . . . . . . . . . . . . . 27
2.17
Ermöglichen des ZVS für die ANPC- Brücke durch Anpassung von
v
bei
ULV = 45 V und Pout =−2000 W ..................... 28
2.18
Simulation der Symmetrierung des Zwischenkreises für den Resonanz-
wandler ................................... 31
2.19 Stromspektren; ULV = 45 V;Po= 2000 W ................. 34
3.1
Doppelpulsmessmethode zur Charakterisierung des Schaltverhaltes des
Transistors Ts2 in einer Halbbrückenkonfiguration . . . . . . . . . . . . 35
3.2
Exemplarischer Aufbau eines Gatekreises mit Einschalt- (
Ron
) und
Ausschaltwiderstand (Roff)......................... 36
3.3 Auswertungsbereiche für den Doppelpulsversuch . . . . . . . . . . . . . 36
3.4 Oszilloskopaufnahme für hart schaltende Untersuchung . . . . . . . . . 37
3.5 Doppelpulsgenerator: Genauigkeit der Totzeiten (dt,1vgl. 3.3) . . . . . 38
3.6 Verschaltung der ANPC- Brücke für die Doppelpulsuntersuchung . . . 39
3.7 Schematische Darstellung der „Clamping“-Schaltung (vgl.[38, S. 2]) . . 40
3.8
Ansteuerung des Clamping Transistors
TC
bezogen auf das Gatesignal
des zu untersuchenden Transistors . . . . . . . . . . . . . . . . . . . . 41
3.9
Auswertungsbeispiel (GS66508T und
Io
=
29 A
) für ein Messsignal von
der „Clamping“-Schaltung . . . . . . . . . . . . . . . . . . . . . . . . . 42
xv
ABBILDUNGSVERZEICHNIS
3.10 Vergleichsmessung mit Strommessshunts; relativer Fehler . . . . . . . . 43
3.11
Auswertungsbeispiel (GS66508T und
Io
=
20 A
) für ein Messsignal von
derClampingschaltung .......................... 44
3.12
Erweiterte
Ron
Messung, Schaltung und Vergleich mit der normalen
Doppelpuls-Messung ............................ 45
3.13
Strom- und Spannungsabhängigkeit des dynamischen Durchlasswider-
stands von GaN- Transistoren, gemessen mit dem erweiterten
Ron
-
Verfahren .................................. 45
3.14 Vergleich der Strommessmittel Pearson und Tektronik . . . . . . . . . 47
3.15
Extraktion der Komponenten aus einem Layout für die 3D-FEM Simula-
tion ..................................... 48
3.16
Simulation eines „MultiLayer Ceramic Capacitors“ (MLCC) Modells in
einer 3D- FEM (Übernommen aus [71]) . . . . . . . . . . . . . . . . . 49
4.1 Übersicht der beiden ANPC-Brücken . . . . . . . . . . . . . . . . . . . 51
4.2 TI-Transistor interne Struktur (vgl. [72, S. 13]) . . . . . . . . . . . . . 52
4.3 Schaltverhalten der Halbbrücke LMG3410-HB-EVM bei UDC = 400 V . 53
4.4
LMG3410-R070: Zeitlicher dynamischer
Ron
bei unterschiedlichen Strö-
men und UDC = 400 V ........................... 54
4.5 GaN Systems GS66508T Halbbrücke (Footprint aus [72]) . . . . . . . . 55
4.6
Schaltverhalten der Halbbrücke mit den GS66508T Transistoren bei
UDC = 400 V ................................ 56
4.7
GS66508T:
Ron
über die Temperatur (Messdaten aus der betreuten
Abschlussarbeit [74] übernommen) . . . . . . . . . . . . . . . . . . . . 57
4.8 Ron
-Messung für die Halbbrücke GS66508T; hart schaltende Konfiguration
57
4.9 Erweiterte Ron Messung für die Halbbrücke GS66508T; hart schaltend 58
4.10
Zeitlicher dynamischer
Ron
bei unterschiedlichen Strömen bei
400 V
Sperrspannung, weich schaltende Konfiguration (Messdaten aus der
Abschlussarbeit[74]) ............................ 59
4.11
Abklingverhalten des dynamischen
Ron
in der erweiterten
Ron
-Messung
bei unterschiedlichen Strömen bei
400 V
Sperrspannung, hart schaltende
Konfiguration ................................ 59
4.12 Aufteilung der Halbbrücken A, B und C in der TI-ANPC-Konfiguration 60
xvi
ABBILDUNGSVERZEICHNIS
4.13 ANPC-Brücke: Transistor T2schaltet aufgrund eines Fehlers ab. . . . . 61
4.14
TI-ANPC-Brücke, nachgestellter Fehlerfall in einer Messung, unzulässiges
Abschalten von T2;uds,T2und iLo..................... 62
4.15 ANPC-Brücke: Transistor T2schaltet aufgrund eines Fehlers ab. . . . . 62
4.16
TI-ANPC-Brücke: Transistoren
T5
,
T4
im Doppelpulstest bei
UDC
=
400 V
, hart schaltend im Vergleich mit dem
T2
aus der Halbbrückenun-
tersuchung (vgl. Kapitel 4.1.1). . . . . . . . . . . . . . . . . . . . . . . 64
4.17 TI-ANPC-Brücke, beteiligte Schalter beim Schaltvorgang . . . . . . . . 65
4.18 TI-ANPC-Brücke, Änderung von uDS,T3 beim Umladen von T5. . . . 66
4.19 TI-ANPC-Brücke, Änderung von uDS,T2 beim Umladen von T4. . . . . 66
4.20
TI-ANPC-Brücke, Überspannung ∆
uds
in Abhängigkeit der Schaltge-
schwindigkeiten im weich schaltenden Betrieb . . . . . . . . . . . . . . 67
4.21
TI-ANPC-Brücke, Vereinfachung der Geometrie für den Einsatz in einer
FEMSimulation .............................. 68
4.22 ANPC-Brücke: Ergebnis aus der 3D-FEM-und Schaltungssimulation . 69
4.23
ANPC-LLC-Wandler:
UDC
=
700 V
,
fsw
=
112 kHz
,
SLLC
=
1,5 kVA
und
Pout = 1,1 kW (vgl.[17]) .......................... 71
4.24 ANPC-LLC-Wandler: UDC = 500 V (vgl. [17]) . . . . . . . . . . . . . . 71
4.25
GaN Systems ANPC-Brücke: Aufteilung der Schalter in der ANPC-Brücke
[44]...................................... 73
4.26
GaN Systems-ANPC-Brücke: Halbbrücken A und B im Doppelpulstest
bei
UDC
=
400 V
, hart schaltend im Vergleich mit dem
T2
aus
der Halbbrückenuntersuchung (vgl. Kapitel 4.1.2) und den TI-ANPC-
HalbbrückenAundB. ........................... 75
4.27
GaN Systems-ANPC-Brücke, Schaltüberspannung von
T2
und
T3
in
Abhängigkeit der Schaltzeiten der Transistoren
T4
(weich schaltend) und
T5(hartschaltend)............................. 76
4.28
GaN Systems ANPC-Brücke: extrahierte Layoutinduktivitäten aus der
3D-FEM Simulation im Vergleich mit der TI-ANPC-Brücke . . . . . . 76
4.29
GaN Systems-ANPC-Brücke, Auswirkungen von
ugs,off
von
T5
während
derN-Leitphase .............................. 77
4.30
GaN Systems-ANPC-Brücke, Auswirkungen von
ugs,on
von
T2
während
der N-Leitphase (gemessen: im N-Pfad von T6) ............. 78
xvii
ABBILDUNGSVERZEICHNIS
4.31
GaN Systems ANPC: thermische Anbindung von
T5
(Datensatz teilweise
aus[73])................................... 79
4.32 GaN Systems ANPC: thermische Anbindung von T5........... 80
4.33
GaN Systems ANPC-Brücke: LLC-Betrieb bei
UDC
=
750 V
und
fsw
=
130 kHz [73] ................................. 80
5.1 Aufbau der Vollbrücke Revision 2 . . . . . . . . . . . . . . . . . . . . . 83
5.2 Darstellung der Aluminiumträgerplatine . . . . . . . . . . . . . . . . . 83
5.3 Aufbau der Vollbrücke Revision 2 mit GS61008T . . . . . . . . . . . . 84
5.4 Aufbau der Vollbrücke IMS GS61008P . . . . . . . . . . . . . . . . . . 85
5.5
Temperaturänderung bei eingeprägter Verlustleistung je Transistor in
einerHalbbrücke .............................. 85
5.6
Thermische Gradienten der beiden Vollbrückenvarianten. (J: Sperrschicht,
C: Gehäuse; TP: Wärmeleitpaste; AlN: Aluminium Nitrit; LOT: Lot; Iso:
Isolation; AlT: Aluminiumträger; HS: Kühlkörper; W: Wasser) . . . . 87
5.7
Vergleich Überspannung eines Transistors im hart schaltenden Betrieb für
zwei Revisionen der Vollbrücken PCB bei einer Zwischenkreisspannung
von 40 V ................................... 88
5.8
Ein- und Ausschaltvorgang für unterschiedliche Transistorchargen:
IL
=
45 A, Rev2 UDC = 40 V ........................... 89
5.9
Ein- (turn on) und Ausschaltgeschwindigkeiten (turn off) bei einer
Zwischenkreisspannung von UDC = 40 V der Transistorcharge B9G0 . 89
5.10
B-Feld Vergleich zwischen einer Aluminiumträgerplatine (links) und einer
einlagigen FR4 Platine (rechts) (übernommen aus [69, S.27]) . . . . . . 90
5.11
Betrachtung des
Ron
in der Halbbrücke mit den Transistoren GS61008T
und der IMS-Platine (vgl. [38]) . . . . . . . . . . . . . . . . . . . . . . 91
5.12
Betrachtung des
Ron
in der Halbbrücke beim Startvorgang
fsw
=
100 kHz
im Tiefsetzstellerbetrieb (vgl. [38]) . . . . . . . . . . . . . . . . . . . . 91
5.13 Ron
des Ladepulses im weichen (SSW) und harten (HSW) Schalten (9ADZ)
92
5.14 DC Messung thermisches Bild bei I= 53 A ................ 93
5.15
Vergleich der Verlustleistung zwischen Simulation (gestrichelt) und
Messung (durchgezogen) für fsw = 150 kHz ............... 94
xviii
ABBILDUNGSVERZEICHNIS
5.16
Verlustleistung der vierlagigen Platine im Tiefsetzstellerbetrieb bei einer
Zwischenkreisspannung von UDC = 40 V ................. 95
5.17 Messaufbau für die IMS-Platine in Dauerbetrieb . . . . . . . . . . . . . 96
5.18
IMS-Platine: Temperaturen bei unterschiedlichen Schaltfrequenzen im
Dauerbetrieb (Ts1: durchgezogen, Ts2 gestrichelt) . . . . . . . . . . . . 96
5.19
Ersatzschaltbild für die Parallelschaltung einer Halbbrücke. Gezeigt ist
das untere Transistorpaar mit Gatekreis (in Anlehnung an [83, S. 6]) . 98
5.20
Extraktion der Kommutierungszelle aus dem Vollbrückenlayout (in
Anlehnungan[71,S.4]) .......................... 99
5.21 Extrahierte parasitäre Induktivität des Halbbrückenlayouts [71, S. 4]) . 99
5.22
Vergleich Simulation (blau) und Messung (braun) beim Ein- und
Ausschaltverhalten [71, S. 5]) . . . . . . . . . . . . . . . . . . . . . . . 100
5.23
Extraktion der Kommutierungszelle aus dem Parallelschaltungsdesign
(überführt aus [71, S. 6]) . . . . . . . . . . . . . . . . . . . . . . . . . . 101
5.24
3D-FEM Simulationsergebnis der Kommutierungszelle für die Parallel-
schaltung (geschätzter relativer Fehler 2
.
75%; durchgezogene Kurven:
linke Achsenteilung; gestrichelte Kurven: rechte Achsenteilung)[71, S. 6]) 101
5.25
Untersuchung des Gatekreises für die Parallelschaltung (übernommen aus
[71,S.7]) .................................. 102
5.26
Vergleich der Mindestüberspannung zwischen der Halbbrücke aus Kapitel
5.1.1 und den verschiedenen Kommutierungszellen der Parallelschaltung
(durchgezogen); Simulation einer Kommutierungszellen der Parallelschal-
tung (gestrichelt); Transistorcharge: B9G0; UDC = 40V(vgl. [71, S. 8]) 103
5.27
Gemessene Überspannung der Parallelschaltung bei unterschiedlichen
Gatekonfigurationen. UDC = 40V(Übernommen aus [71, S. 8]) . . . . . 104
5.28
Drainstrom beim Einschaltvorgang der Transistoren
Ts2,1
und
Ts2,2
bei
unterschiedlichen Gatewiderständen (vgl. [71, S. 8]) . . . . . . . . . . . 105
5.29
Untersuchung mit Hilfe der Simulation
Ts2,1
und
Ts2,2
Gatewiderstands-
konfiguration A (vgl. [71, S. 8]) . . . . . . . . . . . . . . . . . . . . . . 105
5.30
Vergleich maximale Spannung mit Strommessung (durchgezogen) und
ohne Strommessung (gestrichelt)
UDC
=
40 V
für unterschiedliche
Gatekonfigurationen ............................ 107
5.31
Vergleich des
Ron,1
zwischen der Einzelnen- und Parallelschaltung im
weichen (gestrichelt) und harten Schalten (durchgezogen) . . . . . . . . 107
xix
ABBILDUNGSVERZEICHNIS
5.32
Betrachtung des dynamischer
Ron
in einer hart schaltenden Konfiguration
108
6.1 Darstellung des gesamten Wandlers, exklusive der Steuerplatine . . . . 109
6.2 Kleinsignalvermessung der Induktivitäten im Transformator . . . . . . 110
6.3
Vergleich der ANPC-Ausgangsspannung bei aktiver (blau, rechts) und
inaktiver (ocker, links) Zwischenkreisregelung; UZK,ANPC = 600 V . . . . 112
6.4 Reglerstruktur Ausgangsspannungsregelung . . . . . . . . . . . . . . . 112
6.5
Untersuchung der Spannungsregelung beim Lastsprung vom Leerlauf auf
eine definierte Ausgangsleistung; uDC,ANPC,soll = 720 V .......... 112
6.6
Untersuchung der Schaltvorgänge bei einer hochvoltseitigen Ausgangslei-
stung von Pout ≈500 W .......................... 113
6.7
Ermittelter Wirkungsgrad des gesamten Voll-GaN-Wandlers mit einer
Spannungsregelung; bei UDC,HV = 720 V und UDC,LV = 45 V ...... 114
6.8
Erzeugung eines orthogonalen Systems (eigene Darstellung von [91, Fig. 2])
115
6.9 Simulation der in VHDL implementierten orthogonalen Synthese. fsw =
130 kHz
,
fsmb
=
10 MHz
; links Strom in Resonanzkreis, kontinuierlich
(
iANPC,out
) und abgetastet (
i⊗
ANPC,out
), rechts
αβ
-Darstellung des resonan-
tenStroms ................................. 116
6.10
Messung der D- und Q-Komponente in der Endanwendung; gesteuerter
Betrieb ................................... 117
6.11 Aufbau der Regelstruktur in der Wandler-Steuereinheit . . . . . . . . . 117
6.12 Simulation: Phasensprung zwischen den beiden Leistungsbrücken . . . 118
6.13 Simulation: Lastsprünge von id,soll mit iq,soll = 1,6 A ........... 119
6.14 Simulation: Lastsprung von Pout =−1 kW................. 119
6.15
Messung: Lastsprung von
Pout
=
1 kW
bei einer Zwischenkreisspannung
von UDC,ANPC = 680 V............................ 120
6.16
Schaltverhalten der Vollbrücke und der ANPC-Brücke bei einer Leistung
von Pout ≈500 W,UDC,ANPC = 680 V und UDC,VB = 40 V . ....... 121
6.17
Schaltverhalten der Vollbrücke und der ANPC-Brücke bei einer Leistung
von Pout ≈1,3 kW,UDC,ANPC = 720 V und UDC,VB = 45 V ........ 121
6.18
Wirkungsgrad des Leistungskreises des Wandlers (
UDC,VB
=
40 V
:
gestrichelt, UDC,VB = 45 V: durchgezogen ) . . . . . . . . . . . . . . . . 122
6.19 (UDC,VB = 40 V: gestrichelt, UDC,VB = 45 V: durchgezogen ) . . . . . . . 123
xx
ABBILDUNGSVERZEICHNIS
6.20
Messung: Vorladen der Zwischenkreisspannung der Hochvoltseite von
UDC,VB = 40 V ............................... 124
A.1 Grundlage für die Berechnung der Fourierreihenentwicklung . . . . . . 139
C.1 Extraktion der kapazitiven Verläufe aus dem Datenblatt [12] . . . . . . 145
C.2
Berechnete
Eon
und
Eoff
Kurven für die Werte aus Tabelle C.1 bei
unterschiedlichen Strömen. . . . . . . . . . . . . . . . . . . . . . . . . 146
C.3
Berechnungsmodell für die Berechnung einer neuen Ein- bzw. Ausschal-
tenergie. Die Abbildungen sind in Anlehnung zur Veröffentlichung [42,
Fig.5]entstanden.............................. 146
C.4
Vergleich der Berechnung (durchgezogene) mit den Ergebnissen aus
der Veröffentlichung (gestrichelt);
Ron
=
25 Ω
;
Roff
=
15 Ω
;
Ugs,on
=
6 V;Ugs,off =−3 V;Tj= 75◦C........................ 147
D.1 Aufbau des thermischen Modells für den GS61008T . . . . . . . . . . . 149
D.2 Verhalten des GS61008T Modells der 3F-FEM Simulation . . . . . . . 150
D.3
Endaufbau des Modells in der 3D-FEM Simulation mit AlN-Pad und
Kühlkörper ................................. 150
D.4 Temperaturverlauf im Farbverlauf von rot (88◦C) zu blau (27◦C) . . . 151
E.1 Funktionaler Softwareaufbau . . . . . . . . . . . . . . . . . . . . . . . 153
E.2 theoretischer Arbeitsweise des Modulators . . . . . . . . . . . . . . . . 154
xxi
Tabellenverzeichnis
1.1
Spezifikation der „direct current“ zu „direct current“ (DC-DC)-Wandler
Endanwendung aus dem industriegeförderten Forschungsprojekt . . . . 2
1.2 Parameter; Vergleich GaN-Silizium (Si)-Material. (vgl. [32, Table 1.1]) . 7
2.1 LLC: Parameter für die Simulation . . . . . . . . . . . . . . . . . . . . 23
2.2 Transformator für die DAB: Parameter für die Simulation . . . . . . . 25
2.4
Beschreibung der verwendeten Abkürzungen in den Verlusttabellen
(übernommenaus[53])........................... 27
2.5 Verluste resonanter Wandler ULV = 40 V (Abkürzungen siehe Tab. 2.4) 29
2.6 Verluste resonanter Wandler ULV = 45 V (Abkürzungen siehe Tab. 2.4) 29
2.7 Verluste resonanter Wandler ULV = 50 V (Abkürzungen siehe Tab. 2.4) 29
2.9 Verluste Wandler ohne Resonanzkreis ULV = 40 V ............ 31
2.10 Verluste Wandler ohne Resonanzkreis ULV = 45 V ............ 31
2.11 Verluste Wandler nur Transformator ULV = 50 V ............. 32
3.1 Verwendete Strommessmittel im Doppelpuls . . . . . . . . . . . . . . . 46
4.1 Parameter der Sicherheitsabschaltung (vgl. [72] ) . . . . . . . . . . . . . 54
4.2 Parameter für die Messung der GaN Systems Halbbrücke . . . . . . . . 55
5.1
Konfiguration der Gatewiderstände für die Parallelschaltungsuntersu-
chung mit Roff = 0 Ω (Übernommen aus [71, S. 8]) . . . . . . . . . . . 104
5.2
Schwellspannung der verwendeten Transistoren
u∗
th
=
|vth −ugs,off|
(Werte
übernommen aus [71, S. 8]) . . . . . . . . . . . . . . . . . . . . . . . . 106
6.1 LLC: Parameter aus Berechnung und Messung . . . . . . . . . . . . . . 110
xxii
TABELLENVERZEICHNIS
A.1
Werte für
RAC,n
für die Konfigurationen Vollbrücke (VB) als Gleichrichter
und ANPC-Brücke als Gleichrichter . . . . . . . . . . . . . . . . . . . . 140
B.1 Simulationswerte .............................. 143
C.1 Werte aus dem Datenblatt [12] . . . . . . . . . . . . . . . . . . . . . . . 145
C.2 Transkonduktanz für den GS61008T . . . . . . . . . . . . . . . . . . . 148
F.1 Abkürzungstabelle für die Reglerparametertabellen . . . . . . . . . . . 155
F.2 Regelungsparameter für die Simulation . . . . . . . . . . . . . . . . . . 155
F.3 Regelungsparameter im realen Aufbau . . . . . . . . . . . . . . . . . . 156
xxiii
Abkürzungsverzeichnis
ANPC Active Neutral Point Clamped xi, 4
DAB „Dual Active Bridge“ 2
DC-DC „direct current“ zu „direct current“ xxiii, 1
DUT Device Under Test 36
EMV elektromagnetische Verträglichkeit 33
FEM „Finite Elemente Methode“ xii, 47
FET Field Effect Transistor 52
FPGA Field Programmable Gate Array 38
GaN Galliumnitrid xi, 1
HV Hochvolt 107
IC integrierten Schaltkreis 52
IGBT „Insulated Gate Bipolar Transistor“ 4
IMS „Insulated Metallic Substrate“ 83
LLC Induktivität-(L) Induktivität-(L) Kondensator-(C) 5
LV Niedervolt 107
LVDS „Low Voltage Differenatial Signaling“ 108
MCU „Micro Control Unit“ 108
MLCC „MultiLayer Ceramic Capacitors“ xvi, 48
MOSFET „Metal Oxide Semiconductor Field Effect Transistor“ 6
NPC Neutral Point Clamped xv, 3
PCB Printed Circuit Board 51
PSFB „Phase-Shifted-Fullbridge“ 5
Si Silizium xxiii, 6
SiC Silicon Carbide 5
xxiv
1
Einleitung
1.1 Einleitung
Die Entwicklung von Galliumnitrid (GaN)-Transistoren für die Leistungselektronik ist
in den letzten Jahren weit vorangeschritten, sodass sie in ausreichenden Stückzahlen
verfügbar und in der Serienproduktion verankert sind. Aus diesem Grund erforscht die
Wirtschaft Möglichkeiten, diese neue Technologie effizient einzusetzen.
Erste Umsetzungen von Leistungswandlern in Form von Spannungsversorgungen für
den Computerbereich verwenden bereits GaN-Transistoren und zeigen Verbesserungen
in Bezug auf Effizienz und Bauraum [1, 2].
Die einzigartigen Eigenschaften der GaN-Halbleiter, sehr schnelle Schaltgeschwindig-
keiten kombiniert mit geringen Durchlassverlusten möchte sich der Wirtschaftsbereich
für die Entwicklung von Industrieprodukten zu Nutze machen, um kleine, effiziente
Energiewandler zu entwickeln. In einem industriegeförderten Forschungsprojekt wird
den Fragestellungen nachgegangen, ob verfügbare GaN-Halbleiter in einer speziellen
„direct current“ zu „direct current“ (DC-DC)-Wandler Anwendung einsetzbar sind und
wo die Herausforderungen bei der Umsetzung liegen.
Auf diesem Forschungsprojekt und daraus abgeleiteten Veröffentlichungen baut diese
Dissertation auf. Sie erforscht die Umsetzbarkeit, Entwicklung, Regelung und die
messtechnische Untersuchung der DC-DC-Wandler Endanwendung. Die wichtigsten
technischen Randdaten aus dem Forschungsprojekt sind in Tabelle 1.1 zusammengestellt.
1
1.2 Stand der Forschung und Vorüberlegungen
Tabelle 1.1:
Spezifikation der DC-DC-Wandler Endanwendung aus dem industriegeför-
derten Forschungsprojekt
Bedingung Anforderungen
Leistung Pout ≈2,0 kW
Eingangsspannungsbereich UDC,LV = 40 V -50 V
Ausgangsspannungsbereich UDC,HV = 650 V -720 V
maximale Ausgangsspannung UDC,HV,max = 800 V
Leistungsfluss Bidirektional
galvanisch getrennt ja
Die Einsatzmöglichkeiten des gewünschten Wandlers sind vielfältig. Beispielsweise
sind im Zuge der Elektrifizierung des Automobils getrennte Bordnetze eingeführt
worden, welche der gewünschte Wandler abdeckt [3, S.184]. Der maximal geforderte
Ausgangsspannungsbereich entspricht der Spezifikation eines
800 V
High-Voltage (HV)-
Bordnetzes und der Eingangsspannungsbereich dem eines
48 V
Low-Voltage (LV)-
Bordnetzes [3, S.33]. Die galvanische Trennung, welche im Automobil zwischen dem HV-
und LV-Bordnetz gefordert ist, kann der Wandler ebenfalls einhalten. Allerdings ist der
bidirektionale Aufbau des Wandlers nicht notwendig, weil der Leistungstransfer vom LV-
zum HV-Bordnetz nicht gefordert ist. Der Einsatz von GaN-Halbleitern für Wandler in
diesem Leistungsbereich ist für die Automobilindustrie von besonderem Interesse, denn
die Reduktion von Verlusten, Bauraum und Gewicht erhöht die effektive Reichweite der
Fahrzeuge.
Eine weitere Einsatzmöglichkeit findet sich in der unterbrechungsfreien Stromversorgung
(USV)-Technik, in der die Bidirektionalität des Wandlers erwünscht ist. Der Eingangs-
spannungsbereich deckt sich mit dem
48 V
Spannungsbereich der Batteriespannung
und der Ausgangsspannungsbereich mit der Zwischenkreisspannung eines netzseitigen
Wechselrichters.
In dem Forschungsprojekt und dieser Dissertation spielt der Einsatzbereich des Wandlers
eine untergeordnete Rolle. Die primäre Fragestellung bleibt, ob ein Wandler mit diesen
technischen Randdaten unter Verwendung von kommerzieller GaN-Leistungstransistoren
effizient umsetzbar ist.
1.2 Stand der Forschung und Vorüberlegungen
Durch die geforderte galvanische Trennung des DC-DC Wandlers kommen konventionelle
Topologien wie Tiefsetzsteller, Hochsetzsteller oder SEPIC- Wandler aufgrund der
fehlenden Trennung nicht in der Standardausführung in Frage [4][5]. Abwandlungen,
wie der Sperrwandler verfügen über eine galvanische Trennung, weisen jedoch hohen
2
1.2 Stand der Forschung und Vorüberlegungen
Spannungsstress für die Halbleiter auf. Der Transformator wird nicht für den kontinu-
ierlichen Leistungsfluss, sondern als Speicherinduktivität vergleichbar mit einer Hoch-
Tiefsetzsteller Topologie verwendet, was diesen nur für geringe Leistungen interessant
macht [4, S.78][6, S.8][7].
Für galvanisch getrennte, bidirektionale DC-DC-Wandler mit hoher Ausgangsleistung
schlägt die Literatur Strukturen wie die „Dual Active Bridge“ (DAB) oder die
„Multiport“-DAB vor, welche durch die aktuelle Entwicklung in der Elektrifizierung von
Kraftfahrzeugen verwendet und weiterentwickelt werden [8, S.8]. Angewandt auf die in
der Tabelle 1.1 aufgeführten Randbedingungen ist festzustellen, dass Transistoren mit
einer Sperrspannung von mindestens
Uds
=
900 V
für die Hochvoltseite zum Erreichen der
Zwischenkreisspannung zum Einsatz kommen müssen, um eine DAB in der klassischen
Konfiguration umzusetzen. Dadurch wird eine ausreichende Reserve bis zur maximalen
Sperrspannung des Halbleiters gewährleistet, um transiente Überspannung sicher zu
sperren.
Zum Zeitpunkt des Beginns der Forschungsarbeit wurden Transistoren mit einer solchen
Sperrspannung evaluiert und beschränkten sich auf Schaltcharakterisierung [9][10, S.1].
Für komplexere Anwendungen und Topologiestudien, wie in dieser Forschungsarbeit,
sind solche Transistoren ungeeignet. Zum einen werden diese speziell für die Evaluation
gefertigt und stehen daher nur in sehr geringen Stückzahlen zu Verfügung, was dem
Ansatz Transistoren einzusetzen, welche in der Serienfertigung etabliert sind, widerspricht.
Des Weiteren zeigten die entwickelten Transistoren die benötigte Stromtragfähigkeit erst
in einem fortgeschrittenen Zeitpunkt der Forschungsarbeit [10, S.8].
DC
AC
DC
AC
AC
DC
UDC,LV
UDC,HV
ZHV,1
ZHV,2
ZLV,1
Abbildung 1.1:
Multiport-DAB mit geteiltem Zwischenkreis (in Anlehnung an [11, Fig.
1a])
GaN Transistoren mit einer maximalen Sperrspannung zwischen
uds,max
=
600 V
und
uds,max
=
650 V
sind etabliert und stellten die beste Alternative für die Hochvoltseite dar
[12, 13]. Durch die Limitierung der GaN-Transistoren in der maximalen Sperrspannung
müssen Topologien verwendet werden, welche es ermöglichen, die statische Sperrspannung
des Halbleiters unterhalb von uds = 500 V zu halten.
3
1.2 Stand der Forschung und Vorüberlegungen
Ein Ansatz, der diese Bedingung erfüllt ist die „Multiport“-DAB, welche mit einem ge-
teilten Zwischenkreis arbeitet. Die benötigte Anzahl der Hochvolttransistoren verdoppelt
sich dabei. Im gleichen Maß steigt der Aufwand für den Transformator durch eine weitere
Hochvoltwicklung (vgl. Abb. 1.1) [8, S.7][11, S.2 Fig 1(a)]. Ein Vorteil dieser Topologie
ist, dass die jeweilige Hochvoltzelle
ZHV,1,2
nicht nur die halbe Zwischenkreisspannung
sperrt, sondern auch die halbe Leistung bereitstellt. Unter der Annahme, dass die
Niedervoltbrücke
ZLV,1
einen Strom von
IDC,LV,max ≈45 A
(
UDC,LV
=
45 V
)führt, kann in
Betracht gezogen werden auf der Niedervoltseite zwei Leistungsstufen einzusetzen, um die
Leitverluste zu reduzieren. Da kein Leistungsfluss zwischen den Hochvoltleistungsstufen
stattfindet, kann der Transformator aufgeteilt werden. Die daraus entstehende DAB-
Zelle (
ZHV
-Transformator-
ZLV
) kann in Hinblick auf den Wirkungsgrad optimiert werden.
Umsetzungen von DAB mit GaN-Transistoren zeigen Wirkungsgrade bis zu 98
%
[14,
15].
Eine weitere Alternative sind Multileveltopologien, wie sie in der Wechselrichtertechnik
zur Anwendung kommen. Eine besonders interessante Topologie stellt die Neutral Point
Clamped (NPC)-Brücke dar. Diese verwendeten Transistoren, weisen nur die Hälfte des
Spannungsratings der gesamten NPC-Brücke auf [16]. Dies wird durch symmetrische
Aufteilung der Zwischenkreisspannung erreicht (vgl. Abbildung 1.2b).
Wird das Ausgangsspannungsmuster der Drei-Level (3L)-NPC Topologie in Blocktaktung
dem einer Vollbrücke gegenübergestellt, ergibt sich das Muster nach Abbildung 1.2,
wobei der Tastgrad am Ausgang der Vollbrücke über die Phasenverschiebung der
beiden Halbbrücken und bei der NPC-Brücke durch den Steuergrad beeinflusst wird.
Durch die Verwendung einer solchen Multilevel-Brücke können Transistoren mit einer
Sperrspannung von
Uds,max
=
600 V
zum Einsatz kommen, bei gleichzeitiger Einhaltung
der geforderten Zwischenkreisspannung. Mit diesem Ansatz kommen DAB-Wandler in
abgewandelter Form wieder in Betracht (siehe Abbildung 2.1).
Unter der Maßgabe eines vollständig GaN-basierten DC-DC-Wandlers, müssten für
den „neutral point“ (N)-Pfad GaN-Leistungsdioden verwendet werden. Zum Zeitpunkt
der Voruntersuchungen sind GaN-Dioden in der Forschung etabliert und werden in
geringen Stückzahlen gefertigt [18, 19]. Eine kommerzielle Bezugsquelle konnte nicht
ermittelt werden. Aus diesem Grund kommt in dieser Dissertation die Active Neutral
Point Clamped (ANPC)-Topologie nach [20] zum Einsatz, welche neben dem Ersetzen
der Dioden durch aktive Schalter weitere Freiheitsgrade bei der Kommutierung des
Stroms erlaubt.
Die Veröffentlichung [21] zeigt die Einsatzmöglichkeit von GaN-Halbleitern in einer
3L-ANPC-Brücke im Vergleich mit einer „Insulated Gate Bipolar Transistor“ (IGBT)-
Brücke für eine AC-Netzanwendung. Es stellte sich heraus, dass bei der Entwicklung der
ANPC-Zelle besondere Aufmerksamkeit auf die Kommutierungszelle und den Gatekreis
4
1.2 Stand der Forschung und Vorüberlegungen
C
U1
Ux
T1
T2
T3
UA
UB
T4
(a) Vollbrücke
DC+
N
DC−
T1
T2
T3
T4
D1
D6
UA
UB
UC
UD
Ux
(b) NPC-Brücke
UA
UB
Ux
φ
(c) Vollbrücke Schaltbild
UA
UB
UC
UD
Ux
φ
(d) NPC-Brücke Schaltbild
Abbildung 1.2: Schaltbild im Vergleich: Vollbrücke und NPC-Brücke (vgl. [17])
gelegt werden muss [22]. Die Erkenntnisse aus den Veröffentlichungen werden in der
Entwicklungsphase berücksichtigt.
Bei der Voruntersuchung der Niedervoltseite ist die geringe Sperrspannung im Gegensatz
zur Hochvoltseite keine kritische Bedingung, weshalb GaN-Transistoren mit einer
Sperrspannung von ca.
Uds,nom
=
100 V
im Einsatz sind. Die Veröffentlichung
[23] demonstriert einen Induktivität-(L) Induktivität-(L) Kondensator-(C) (LLC)-
Resonanzwandler mit aktiver Gleichrichtung auf Basis von Niedervolt GaN-Transistoren
und einer Ausgangsleistung von
Pout,max
=
3,2 kW
. Erreicht wird diese Leistung durch
die sekundäre Aufteilung des Stroms in zwei Wicklungen und aktiven Gleichrichtungen.
Für die galvanische Trennung der beiden Brücken gibt es zwei Ansätze, die als vielverspre-
chend angesehen werden. Eine Möglichkeit ist die DAB als „Phase-Shifted-Fullbridge“
(PSFB), welche nur einen Transformator benötigt und das „Zero Voltage Switching“
(ZVS) oder das „Zero Current Switching“ (ZCS) für die Transistoren beider Brücken
begrenzt ermöglicht [24, 25, 15]. Durch die Anpassung des Modulationsverfahrens der
ANPC-Brücke entsteht eine Ansteuerung vergleichbar mit einer Vollbrücke. Somit ist
5
1.2 Stand der Forschung und Vorüberlegungen
eine Überführung der Multilevel-Topologie in die klassische DAB möglich [26]. Deswegen
wird diese Topologie als möglicher Kandidat für die Endanwendung in Betracht gezogen.
Eine weitere Topologie, welche das ZVS über einen weiten Leistungsbereich gewährleistet,
ist der LLC-Resonanzwandler, welcher von Forschungsgruppen mit hybrider Multilevel-
Topologie umgesetzt wurde, um ein bidirektionalen Leistungsfluss zu gewährleisten
[27, 28]. Diese verwenden eine modifizierte ANPC-Struktur mit einem zusätzlichen
„flying capacitor“ im Neutralpfad und einer Halbbrücke im Hochvoltkreis. Für die
Halbbrücke müssten Transistoren verwendet werden, welche in der Lage sind, die gesamte
Zwischenkreisspannung zu sperren [28, S.11]. Dies würde die gleiche Argumentation
nach sich ziehen, welche zum Vorschlag des Einsatzes einer ANPC-Brücke führte. Aus
dem genanten Grund werden vergleichbare Topologien nicht näher untersucht. Die
klassische Form des LLC-Wandlers, Halbbrücke plus Resonanzkreis, kann auf Grund
der Anpassung des Modulationsverfahrens der ANPC-Brücke wieder verwendet werden.
Das weiche Schalten über einen hohen Leistungsbereich und der sinusförmige Strom
im Resonanzkreis werden als Vorteil angesehen, weshalb diese Topologie als möglicher
Kandidat für die Endanwendung untersucht wird [29, S.3].
Ein LLC-NPC-Wandler mit Silicon Carbide (SiC)-Halbleitern ist in der Bearbeitungszeit
dieser Forschungsarbeit von einer weiteren Forschungsgruppe untersucht worden und
in [30] veröffentlicht. Die Hauptanwendung der Veröffentlichung ist die Anpassung der
Mittelspannungseinspeisung vom Bahnnetz zu einem
1,8 kV
DC-Niederspannungsnetz
bei Verwendung von NPC-Voll-Halbbrücken Topologien [30, Fig.3 (b)]. Auch wenn in
dieser Arbeit eine ANPC-Vollbrückentopologie Anwendung findet und die Leistung um
den Faktor 1000 niedriger ist, zeigt diese Veröffentlichung sehr deutlich, welche anderen
Ansätze mit einer (A)NPC-Topologie möglich sind und welche Effizienz zu erwarten ist.
Weiterhin ist im Laufe der Bearbeitung des Forschungsprojekts die Halbleiterentwicklung
vorangeschritten und Forschungsarbeiten mit GaN Halbleitern mit einer Sperrspannung
von
Uds
=
900 V
in einer LLC-Anwendung veröffentlicht worden [31]. Durch diese
Weiterentwicklung wäre es möglich, die ANPC- Brücke mit einer Vollbrücke zu ersetzen,
um das zuvor beschriebene Schaltbild auf der Hochvolt (HV)- Seite beizubehalten (vgl.
Abb. 1.2c). Dadurch verringert sich die Anzahl der Leistungshalbleiter um zwei, was die
Zuverlässigkeit des Wandlers verbessert. Durch die Verwendung der Vollbrücke muss der
Resonanzkreis für die gesamte Zwischenkreisspannung ausgelegt werden. Dies könnte
insbesondere für den Transformator, durch die erhöhte Spannung, ein Nachteil sein.
1.2.1 GaN Leistungsschalter
Im Aufbau der Leistungsstufen sind GaN-Transistoren im Einsatz, welche in diesem
Kapitel kurz erläutert werden. Der Hauptfokus liegt bei der Anwendung der Transistoren,
um möglichst optimales Schaltverhalten zu gewährleisten.
6
1.2 Stand der Forschung und Vorüberlegungen
1.2.1.1 Grundlegende Eigenschaften
Der interne Aufbau eines GaN-Transistors ist in [32] ausführlich beschrieben und ist
nicht Gegenstand der Arbeit, zumal kommerzielle Transistoren zum Einsatz kommen.
Deswegen kann kein Einfluss auf die Transistorentwicklung ausgeübt werden. Für die
Entwicklung der Endanwendung sind hingegen diejenigen Eigenschaften der Transistoren
von Interesse, welche direkte Auswirkungen auf die hier vorgestellte Topologie haben.
Der GaN-Transistor gehört zu den „Wide Bandgap“ Halbleitern und kann bei gleicher
Sperrspannung und Einschaltwiderstand eine geringe Chipfläche im Vergleich zu einem
Silizium (Si)-Transistor aufweisen (vgl. Tabelle 1.2).
Im Vergleich zu einem Si-Transistor weist der GaN-Transistor eine vergleichbare
Arbeitstemperatur von bis zu
Tj,max
=
175 ◦C
auf. Diese Arbeitstemperatur ist
insbesondere dann von Interesse, wenn die Transistoren auf einer Platine zum Einsatz
kommen und die Verlustenergie über diese abzuführen ist. Daraus folgt, dass das
Platinenmaterial eine Arbeitstemperatur von
TPCB,max >110 ◦C
gewährleisten muss.
Somit werden bei Platinen mit GaN-Leistungstransistoren Kernmaterialien mit einem
Glasübergangswert von
Tg≥150 ◦C
eingesetzt. Um dennoch keinen unbeabsichtigten
Ausfall aufgrund von thermischen Schäden zu provozieren, wird die Arbeitstemperatur
auf Tj,max = 130 ◦Cfür den Prototyp reduziert.
Die geringere relative Permittivität und Chipfläche wirkt sich positiv auf den Verlauf
der spannungsabhängigen Halbleiterkapazitäten der GaN-Halbleiter aus und ermöglicht
Schaltgeschwindigkeiten über denen von Si-„Metal Oxide Semiconductor Field Effect
Transistor“ (MOSFET)s, mit vergleichbarer Sperrspannung und Durchlassstrom[32, S.
45][33].
Tabelle 1.2: Parameter; Vergleich GaN-Si-Material. (vgl. [32, Table 1.1])
Parameter Si GaN
Bandlücke 1,12 eV 3,39 eV
Permittivität 11,8 9
kritische Feldstärke 0,23 MV
cm 3,3MV
cm
thermische Leitfähigkeit 1,5 1,3
Die thermische Leitfähigkeit vom GaN-Material hat keinen signifikanten Einfluss auf die
thermischen Eigenschaften des Halbleiters, da der prozessierte GaN-Halbleiteraufbau im
Gegensatz zum Substrat dünn ist. Demzufolge dominiert der thermische Widerstand
des Halbleitersubstrats, insbesondere wenn die Kühlung über das Substrat erfolgt [34,
Fig. 5].
7
1.2 Stand der Forschung und Vorüberlegungen
1.2.1.2 Dynamische Ron Effekte
Während des Schaltvorganges von „normally-off“ GaN-„High Electron Mobility Transisto-
ren“ (HEMT)s tritt der „current collapse“ Effekt auf, welcher den Durchlasswiderstand
des Transistors kurz nach dem Schaltvorgang höher ausfallen lässt [35, 36]. Dieser Effekt
wird auch in dieser Arbeit beobachtet. Das Abklingen dieses erhöhten Durchlasswider-
standes kann unter Umständen mehrere
µs
dauern und Auswirkungen auf die Effizienz
der Schaltung haben [37].
Während der Projektlaufzeit sind unterschiedlichste Transistorgenerationen zum Einsatz
gekommen, die zeigen, dass der dynamische
Ron
-Effekt immer besser von den Halbleiter-
herstellern verstanden und minimiert wird [38]. Auf Grund dessen, dass kein Einfluss auf
die Transistorentwicklung genommen werden kann, wird dieser Effekt nur dokumentiert
und eventuelle Auswirkungen diskutiert.
1.2.1.3 Rückwärts-Leitverhalten
GaN Transistoren besitzen vergleichbar mit einem MOSFET eine Rückwärtsleitfähigkeit.
Sie verwenden jedoch keine intrinsische Diode, wie sie baubedingt bei einem Si-MOSFET
zu finden ist, sondern den leitenden Kanal des GaN-Transistors. Daraus folgt, dass
12.2 12.25 12.3 12.35
30
40
50
-6
-4
-2
0
Abbildung 1.3:
LLC-Anwendung: ZVS und Stromfluss über den rückwärts leitenden
Kanal
der Transistor erst die negative Gatespannung (
ugs,off
) zuzüglich der Schwellspannung
(
ugs,th
) aufbringen muss, um einen leitfähigen Kanal zu generieren. In Anbetracht der
Tatsache, dass eine negative Gatespannung mit
ugs,off
=
−2 V
in dieser Arbeit verwendet
wird, um „Cross-Conduction“ [39] zu vermeiden, kann dies bei Rückwärtsleitung zu
hohen Verlustleistungen während der Totzeit im Transistor führen. In Abbildung
1.3 ist ein Umladevorgang im realen LLC-Betrieb für einen Niedervoltschalter zu
erkennen. Sobald die Sperrspannung (
t1
) abgebaut ist, arbeitet der Transistor auf
seinen rückwärts leitfähigen Kanal, bis die eingestellte Totzeit (
tdead
) abgelaufen ist.
Diese Totzeitverluste können je nach Dauer gegenüber den herkömmlichen Leit- und
Schaltverlusten dominieren. Dementsprechend ist die Totzeit so gering wie möglich zu
wählen oder im Optimalfall in einer weich schaltenden Topologie durch eine adaptive
Totzeitanpassung zu realisieren.
8
1.3 Forschungsfragestellungen und Aufbau der Dissertation
1.3 Forschungsfragestellungen und Aufbau der Dis-
sertation
In der Arbeit wird der Kernfragestellung nachgegangen, ob die Leistungsstufen des
DC-DC-Wandlers mit GaN-Halbleitern umsetzbar sind. Diese Fragestellung wird in die
nachfolgenden Forschungsschwerpunkte aufgeteilt:
•
Ist eine der Topologien anhand einer Simulation und Bewertungsmatrix zu
bevorzugen?
•Wie groß sind die Verluste und der geschätzte Wirkungsgrad?
•Wie kann die ANPC-Brücke umgesetzt werden?
•
Was ist das beste Kühlkonzept für die mit hohen Verlusten behaftete Niedervolt-
brücke?
•
Müssen für die Niedervoltbrücke neue Ansätze betrachtet werden, um die Verluste
zu minimieren oder aufzuteilen?
•Welches Regelungskonzept ist zur Ansteuerung der Gesamtschaltung zu wählen?
•Ist der Wirkungsgrad aus der Simulation haltbar?
Die Dissertation wird chronologisch mit der Ausarbeitung des Forschungsprojektes
gekoppelt und folgt der nachfolgenden Strukturierung:
In Kapitel 2 werden die Schalt- und Leitverluste aus den Werten des Datenblattes
berechnet. Des Weiteren zeigt es den Entwurf des Resonanzkreises und des „Phase-
Shifted“ Transformators. Im Anschluss werden beide untersuchten Topologien simuliert
und anhand von Verlusten und Aufwand der Schaltung eine Bewertungsmatrix erstellt,
um diese besser gegenüberstellen zu können. Am Ende wird die Entscheidung für den
resonanten Ansatz diskutiert.
Kapitel 3 gibt einen Überblick über die verwendeten Messmethoden und zeigt die
benötigte Weiterentwicklung der Messhardware für die Untersuchungen.
Kapitel 4 dokumentiert den Entwurf und die Analyse der ANPC-Brücke.
Der erste Teil stellt die beiden verwendeten Transistoren für die unterschiedlichen
ANPC-Brücken vor. Verwendet werden die Transistoren LMG3410-R070 der Firma
Texas Instruments (TI) und GS66508T der Firma GaN Systems.
Im zweiten Teil wird die ANPC-Brücke mit TI-Halbbrücken untersucht, der Halbbrücke
gegenübergestellt und auf die Schwierigkeiten der Weiterverwendung der Brücke
eingegangen.
Der dritte Teil zeigt die Weiterentwicklung der ANPC-Brücke auf Basis von GaN
Systems Transistoren als kompakte Einplatinenlösung, vergleicht diese mit einer einzelnen
9
1.3 Forschungsfragestellungen und Aufbau der Dissertation
Halbbrücke und der ANPC-TI-Brücke. Eine abschließende Diskussion begründet, warum
die ANPC-GaN-Systems Brücke für die Endanwendung weiter verwendet wird.
Kapitel 5 untersucht verschiedene Vollbrückenvarianten für die Niedervoltseite. Es zeigt
sich, dass die transiente Überspannung der Halbleiter bei hohen Strömen das primäre
Problem, und die Abführung der Verlustleistung kein signifikantes Problem darstellt.
Um die Überspannung zu reduzieren muss der Strom des Wandlers verringert werden,
um einen Ausfall des Wandlers zu verhindern. Ein Lösungsansatz wird in Form einer
Parallelschaltung der Leistungstransistoren vorgeschlagen und vermessen.
Kapitel 6 zeigt im ersten Teil, anhand einer einfachen Spannungsregelung, dass der
konzipierte Wandler prinzipiell funktioniert und die Anforderungen bis auf die Leistung
erfüllt.
Die Dynamik der Regelung ist nicht zufriedenstellend. Deshalb beschäftigt sich der
zweite Teil des Kapitels mit dem Entwurf einer unterlagerten Stromregelung, welche
als Ansatz die D-Q Regelstrategie von netzgeführten Wechselrichtern verwendet [40,
S. 1554][41]. Das Resultat zeigt eine deutliche Verbesserung in der Dynamik, und eine
Untersuchung des Wirkungsgrades bis zu einer maximalen Leistung von
Pout
=
1,3 kW
wird durchgeführt.
Die Arbeit schließt mit einer Zusammenfassung und einem Ausblick ab.
10
2
Analyse der möglichen Topologien
In Abbildung 2.1 ist das Ersatzschaltbild der verwendeten Topologie für die Simulation
abgebildet. Je nach Fall wird der Resonanzkondensator
Cr
mit berücksichtigt (LLC-
Wandler) oder gebrückt (DAB-Wandler). Der Leistungsfluss von der Niedervoltseite
(LV) auf die Hochvoltseite (HV) wird mit einem positiven Vorzeichen betrachtet und die
treibende Spannungsquelle befindet sich auf der Niedervoltseite. Als aktive Last ist auf der
Hochvoltseite eine Stromquelle, welche durch ihr Vorzeichen den Leistungsfluss anpassen
kann. Um die jeweilige Leistung bereitzustellen, wird die Phasenverschiebung zwischen
den beiden Brücken durch eine Ausgangsspannungsregelung (DC-Zwischenkreisspannung
der Hochvoltseite) nachgeführt. Die Parameter für die Regelung sind empirisch durch eine
Sprungantwort auf die Regelstrecke in der Simulation ermittelt worden. Die Regelung
weist keine hohe Dynamik auf. Der Sollwert der Ausgangsspannung wird auf einen Wert
von UHV,DC = 720 V eingestellt.
DC+
N
DC−
Tp1
Tp2
Tp3
Tp4
Tp6
Tp5
Lp
s
Ls
s
Cr
Ts1
Ts2
Ts3
Ts4
Lm
1:n
ILast
ULV
Abbildung 2.1:
Ersatzschaltbild des Wandlers mit zwei aktiven Leistungsbrücken; LLC-
Konfiguration mit Cr; DAB-Konfiguration ohne Cr
11
2.1 Auslegung der Komponenten für die Simulation
2.1 Auslegung der Komponenten für die Simulation
Vor der Simulation werden Vorüberlegungen angestellt, um die richtige Kommutierung
der ANPC-Brücke zu gewährleisten, Verlustmodelle für die Schalter zu gewinnen sowie
die benötigten Werte für den Transformator bzw. für den Resonanzkreis zu ermitteln.
2.1.1 Verlustmodelle der Transistoren
Die Verlustmodelle der Transistoren für die Hochvolt- und Niedervoltseite werden für
die GaN Systems Transistoren GS66508T und GS61008T erstellt. Aufgrund dessen, dass
keine Angaben für die Einschalt- (
Eon
) und Ausschaltenergien (
Eoff
) im Datenblatt vom
Hersteller zu Verfügung stehen, wird die Berechnung der benötigten
Eon
und
Eoff
Kurven
anhand der Veröffentlichung [42] durchgeführt. Der Anhang C zeigt eine detailliertere
Betrachtung der Erzeugung dieser Kurven. Die errechneten
Eon
und
Eoff
Verläufe für
den GS66508T sind in Abbildung 2.2 dargestellt.
0 5 10 15 20
I (A)
0
20
40
60
Eon (µJ)
0
5
10
15
Eoff (µJ)
Abbildung 2.2:
GS66508T: Berechnete
Eon
und
Eoff
Kennlinie bei
Tamb
=
25 ◦C
bei
unterschiedlichen Sperrspannungen; Ron = 10 Ω und Roff = 1 Ω
0 2 4 6 8 10 12 14 16 18 20
I (A)
0
50
100
Eon (µJ)
8
10
12
14
Eoff (µJ)
Abbildung 2.3:
GS66508T: Berechnete
Eon
und
Eoff
Kennlinie bei einer Sperrspannung
von
Uds
=
400 V
bei unterschiedlichen Sperrschichttemperaturen;
Ron
=
10 Ω
und
Roff
=
1 Ω
Wie in der Veröffentlichung gezeigt und auch in den hier berechneten Werten bestätigt,
steigen die Ausschaltenergien (
Eoff
) über den Strom geradlinig an. Bei der Betrachtung
der Energien in Abhängigkeit der Temperatur, wie sie in Abbildung 2.3 exemplarisch
12
2.1 Auslegung der Komponenten für die Simulation
für den GS66508T berechnet sind, steigt die Einschaltenergie (
Eon
) an. Anders verhält
es sich mit der Ausschaltenergie. Sie ist deckungsgleich bei beiden Temperaturen.
Für den Niedervoltschalter (GS61008T) konnten zum Zeitpunkt der Recherche keine
Eon
und
Eoff
Messkurven und auch keine Vergleichswerte für deren Berechnung ermittelt
werden. Aus diesem Grund werden die Kurven mit der Herangehensweise aus der
Veröffentlichung [42] und den Werten aus dem Datenblatt [43] berechnet (vgl. Abb.
2.4). Um das Verlustmodell des GS61008T zu validieren wird eine Simulation mit dem
0 10 20 30 40 50 60 70 80
I (A)
0
10
20
Eon (µJ)
0
2
4
Eoff (µJ)
Abbildung 2.4:
GS61008T: Berechnete
Eon
und
Eoff
Kennlinie @
25 ◦C
;
Ron
=
4,7 Ω
und
Roff = 1 Ω
Verlustmodell und mit dem vom GaN Systems zur Verfügung gestellten „Simulation
Program with Integrated Circuit Emphasis“ (SPICE)-Modellen (Version 2, 2019),
durchgeführt.
Die Simulation bildet einen Tiefsetzsteller im nicht-lückenden Strombetrieb mit der
Konfiguration nach Abbildung 3.1a nach. Dabei schaltet der Transistor
Ts2
hart ein,
während der
Ts1
den Freilauf bildet und im Nullspannungsschalten (ZVS) schaltet. Die
Leistung wird über die Ausgangslast eingestellt, sodass der Tiefsetzsteller immer mit
einem Tastgrad von
d
= 0
.
5arbeitet. Die Gegenüberstellung der Ergebnisse aus beiden
Simulationen zeigt die Abbildung 2.5a und demonstriert eine gute Vergleichbarkeit.
200 400 600 800 1000
0
5
10
15
(a)
GS61008T; (in Grau mit reduzierter Tot-
zeit
td
=
50 ns
);
Ron
=
4,7 Ω
und
Roff
=
1 Ω
200 400 600 800 1000
0
5
(b) GS66508T; Ron = 10 Ω und Roff = 1 Ω
Abbildung 2.5:
Vergleich zwischen Verlustmodell (gestrichelt) und SPICE-Simulation
(durchgezogen); @Tj= 40 ◦C; Totzeit td= 100 ns
13
2.1 Auslegung der Komponenten für die Simulation
Wird die gleiche Untersuchung mit dem GS66508T in Abbildung 2.5b betrachtet, ist ein
deutlicher Unterschied zwischen dem Verlustmodell und dem SPICE-Modell zu erkennen.
Interessant dabei ist, dass die Verluste um einen konstanten Faktor abweichen. Der
genaue Grund konnte nicht ermittelt werden. In Anbetracht der Tatsache, dass die
Werte des Verlustmodells auf Basis der Veröffentlichung [42] berechnet sind und das
Berechnungsmodell aus der Veröffentlichung mit Messdaten validiert wurde, wird dem
Verlustmodell eine höhere Bedeutung zugerechnet.
Beim direkten Vergleich beider Transistoren zeigt sich, dass bei dem GS61008T die
Verluste des weich schaltenden Transistors (
Ts1
) höher ausfallen. Der Grund liegt hier
in dem im Kapitel 1.2.1.3 beschriebenen Verhalten im rückwärts leitenden Betrieb der
GaN-Transistoren.
Zum Vergleich ist in Abbildung 2.5a (Grau) eine SPICE-Simulation mit einer Totzeit
von
td
=
50 ns
abgebildet. Sie zeigt, dass sich die Verluste bei geringen Totzeiten
minimieren. Dies bestätigt die Annahme in Kapitel 1.2.1.3, dass die Totzeitverluste
bei GaN-Halbleitern in Hochstromanwendungen eine bedeutende Rolle gegenüber den
Schaltverlusten spielen. Für eine messtechnische Untersuchung dieses Verhaltens wird
auf das Kapitel 5.2.2 verwiesen.
2.1.2 Schaltanalyse für ANPC-Brücke
Exemplarisch wird für die als Resonanzwandler ausgeführte ANPC-Brücke ein vollstän-
diger Schaltzyklus betrachtet, um die einzelnen Schaltzustände zu untersuchen und um
die kritischen Kommutierungswege herauszuarbeiten (vgl. Abb. 2.1 mit
Cr
). Für den
ANPC-Wandler existieren vier Änderungen des Schaltzustands, die in Abbildung 2.6 mit
der Nummer 1 bis 4 gekennzeichnet sind. Die Abbildungen 2.7a bis 2.7d zeigen für den
Zustandswechsel 1 die Schaltwechsel der Transistoren der ANPC-Brücke. Zu Beginn sind
iANPC
uANPC
1
2
3
4
(A)
(V)
t
Abbildung 2.6: Schaltzyklus des ANPC-Wandlers
die Transistoren T
2
,T
3
,T
5
und T
6
eingeschaltet und klemmen die Ausgangsspannung
auf das Nullpotential (N) (Abbildung 2.7a). Der Strom teilt sich idealerweise auf die
inneren Transistoren auf. Im Schaltwechsel II (Abbildung 2.7b) werden die Schalter T
6
und T
3
abgeschaltet, was dazu führt, dass der Strom in den Transistoren T
3
und T
6
auf
die Schalter T
2
und T
5
kommutieren muss. Im Schaltwechsel III wird der Transistor T
5
abgeschaltet, was dazu führt, dass der Strom, welcher aus der Brücke fließt (rot, positiv)
14
2.1 Auslegung der Komponenten für die Simulation
den dann rückwärts leitenden GaN-Transistor T
5
nutzt. Ein Strom, welcher hingegen in
den ANPC-Wandler hineinfließt (blau, negativ), kommutiert auf den dann rückwärts
leitenden Transistor T
1
und führt zu einer Spannungsänderung am Punkt
vX
. Der
letzte Schaltwechsel IV schaltet den Transistor T
1
ein. Der positive Ausgangsstrom (rot)
kommutiert von T
5
auf den Transistor T
1
, was ebenfalls zu einer Spannungsänderung
am Punkt
vX
führt. Am Ausgang der Brücke stellt sich die Spannung
DC
+ein, wie in
Abbildung 2.6 gezeigt ist.
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(a) I
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(b) II
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vX
(c) III
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vX
A
(d) IV
Abbildung 2.7: ANPC- Schaltwechsel, Zustand Null zu DC+ (in Anlehnung an [44])
Bei der Kommutierung des Stroms von T
6
,T
3
auf T
5
,T
2
(Abb. 2.7b) fällt auf, dass
aufgrund der geringen Sperrspannung geringe Schaltverluste verursacht werden. Eine
weitaus kritischere Kommutierung des Stroms ist beim Wechsel von Transistor T
5
auf
T
1
zu beobachten. Im Fall des positiven Stroms (rot) schaltet der Transistor T
1
den
Laststrom bei anliegender Sperrspannung „hart“ zu und verursacht Einschaltverluste.
Im Fall eines negativen Stroms besteht die Möglichkeit, dass der Transistor T
1
erst die
Sperrspannung abbauen kann, bevor er aktiv einschaltet (ZVS).
Der Schaltzyklus 2 aus Abbildung 2.6 ist vergleichbar mit dem beschriebenen ersten
Schaltwechsel in umgedrehter Reihenfolge. Die Schaltwechsel für den dritten und vierten
Schaltzyklus sind in den Abbildungen 2.8a bis 2.8d dargestellt. Die Herangehensweise
ist identisch, wie zuvor beschrieben und zeigt als Ergebnis die kritische Kommutierung
beim Stromwechsel von T6auf T4.
Diese beiden jeweils kritischen Kommutierungspfade sind in den Abbildungen 2.7d und
2.8d hervorgehoben. Für das Leiterplattenlayout ergibt sich, dass diese beiden Kommu-
tierungszellen optimal entworfen werden müssen, um die parasitären Induktivitäten zu
minimieren [44] .
Die Schalter T
5
und T
6
sind in jeder Schaltfolge beteiligt, was den Nachteil mit sich
bringt, dass diese Transistoren mit der doppelten Schaltfrequenz schalten müssen. In
Hinblick auf das schnelle Schaltverhalten von GaN-Transistoren wird dies nicht als
15
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(a) I
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(b) V
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vY
(c) VI
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vY
A
(d) VII
Abbildung 2.8: ANPC-Schaltwechsel, Zustand Null zu DC- (in Anlehnung an [44])
Problem angesehen, insbesondere weil diese im Optimalfall mindestens einmal unter
geringer Spannung schalten.
Wird die Null-Pfad-Schleife (Abb. 2.8a) genauer betrachtet, ergibt sich eine Reihen-
und Parallelschaltung der Transistoren: T
5
,T
2
parallel zu T
6
,T
3
. Diese Verschaltung
wird in der Literatur beschrieben und bei der Verwendung von IGBTs auf Grund des
abweichenden Parameter
Uce,0
und
Ron
nicht empfohlen [20]. Bei GaN-Transistoren ist
ebenfalls eine Streuung des Parameters
Ron
zu erwarten. Dieses Risiko wird berücksichtigt
und in Kapitel 4.2.2 untersucht.
Eine weitere Besonderheit der ANPC-Brücke ist während der Änderung der Spannungen
vX
und
vY
zu beachten. Im Falle des ZVS lädt der Laststrom die Ausgangskapazitäten
von T
1
,T
5
und T
3
für den Fall der Potentialänderung an
vX
, und T
4
,T
2
und T
6
für
vY
um. Dadurch ist die wirkende Umladeenergie der ANPC-Brücke
Eoss,ANPC
wesentlich
größer als die einer einzelnen Halbbrückenanordnung. Konsequenz daraus ist, dass bei
vergleichbarem Ausgangsstrom das Umladen der Ausgangskapazitäten in der ANPC-
Topologie zum Erreichen des ZVS länger benötigt im Vergleich zur einzelnen Halbbrücke
was in Kapitel 4.2.2.1 verdeutlicht wird.
Im Falle des harten Schaltens (Abb. 2.7c rot und Abb. 2.8c blau) wird die Änderung des
Ausgangspotentials nicht durch den Laststrom, sondern durch den Transistor erzwungen.
Damit erfolgt die zeitliche Änderung der Spannungen
vX
und
vY
schneller als beim
weichen Schalten. Mit diesem Umladen beschäftigt sich das Kapitel 4.2.1, anhand der
mit Transistoren der Firma TI realisierten ANPC-Brücke.
2.2 Auslegung des Resonanzkreises für den LLC-
Wandler
Für die Simulation des resonanten Topologieansatzes wird in diesem Abschnitt der
LLC-Resonanzkreis mit Hilfe der „First Harmonic Approximation“ (FHA) ausgelegt
16
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
[45, S.3]. Mit der Annahme, dass der Strom im Resonanzkreis absolut sinusförmig ist,
vereinfacht sich die Auslegung der Komponenten. Ebenfalls wird davon ausgegangen,
dass die anliegende Spannung am Resonanzkreis sinusförmig ist.
Durch die vorgeschlagene Topologie eines ANPC-Vollbrückenwandlers (siehe Abb.
2.1, Ausführung mit
Cr
) ist eine Änderung der Amplitude der ersten Harmonischen
beider Brückenzwischenkreisspannungen durch den Tastgrad möglich. Das wird bei
der Auslegung des Resonanzkreises mit berücksichtigt. Um sicherzustellen, dass die
ANPC-Brücke den N-Pfad nach Abbildung 2.8a verwendet, und um das Schaltmuster
sowie die zuvor betrachtet Kommutierungseigenschaften einzuhalten, wird für die beiden
Brücken ein Tastgrad von
m1
=
m2
=
0,9
für die Auslegung angenommen. Damit ergibt
sich der Spitzenwert der ersten Harmonischen für die Brückenspannungen nach (2.1)
und (2.2) mit ULV,min = 40 V und UHV =720 V
2(siehe Anhang A.1)[17].
U
ˆ1
LV,min = 4 ·ULV,min
π·sin (︃m1·π
2)︃= 50,3026 V (2.1)
U
ˆ1
HV = 4 ·UHV,min
π·sin (︃m1·π
2)︃= 452,7 V (2.2)
Bei der Auslegung für die Simulation ist im ersten Schritt wichtig, dass der Resonanz-
kondensator auf der Hochvoltseite angebracht ist, um eine geringe Strombelastung zu
gewährleisten. Das Unterbringen des Resonanzkondensator auf der Niedervoltseite bei
hohen Strömen ist technisch schwer umzusetzen, deswegen wurden Ansätze wie die
CLLC Resonanzkreistopologien nicht in Betracht gezogen [46].
Der hier vorgestellte Wandler soll bidirektional arbeiten, was die meisten LLC Resonanz-
kreisauslegungen nicht berücksichtigen [47, 48, 49]. Wenn eine der Leistungsbrücken als
aktive Gleichrichtung arbeitet, können diese Ansätze jedoch angewendet werden.
Der erste Schritt geht davon aus, dass der Wandler unidirektional und die Nieder-
voltbrücke als aktive Gleichrichtung arbeitet. Im zweiten Schritt, bei einem Wechsel
der Leistungsrichtung ist die Situation umgedreht, und die ANPC-Brücke arbeitet
als aktive Gleichrichtung (vgl. Abb. 2.9). Durch die unidirektionale Betrachtung nach
Abbildung 2.9a lässt sich die Last auf der Niedervoltseite nach [49] als Ersatzwiderstand
RAC
umrechnen. Es ergibt sich die Übertragungsfunktion (2.3) und die exemplarische
(a) Hochvolt- zu Niedervoltseite (b) Niedervolt- zu Hochvoltseite
Abbildung 2.9: LLC Ersatzschaltbild für unterschiedliche Leistungsflüsse
17
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
Verstärkungskurve nach Abbildung 2.10a mit den charakteristischen zwei Resonanzfre-
quenzen (2.6) und (2.7).
GHV(jω) = Uout
Uin
=−ω2RACCrLm
RAC (︂ω2
ω2
o−1)︂+jω (︃ω2
ω2
k−1)︃Lo
(2.3)
Wird in der Gleichung 2.3,
ω
=
ωk
angenommen, ergibt sich die Rechnung entsprechend
(2.8) und zeigt auf, dass in diesem Spezialfall die Übertragungsfunktion unabhängig von
der Last ist und keinen imaginären Anteil aufweist. Bei der Auslegung von konventionellen
LLC Resonanzkreisen für die minimale Grundverstärkung kommt dieser Arbeitspunkt
zum Einsatz [48, 50].
Lo=Lr+Lm(2.4)
Lk=Lr+LmLr
Lm+Lr(2.5)
ωo=1
√CrLo(2.6)
ωk=1
√CrLk(2.7)
0 50 100 150 200 250
0
1
2
(a) aktive Gleichrichtung: Vollbrücke (Niedervoltseite)
0 50 100 150 200 250
0
0.5
1
(b) aktive Gleichrichtung: ANPC (Hochvoltseite)
Abbildung 2.10:
Exemplarischer Kurvenverlauf der Verstärkung
G(jω)
des Resonanzkrei-
ses, bei verschiedenen Lasten und abhängig von der Brücke, welche als aktive Gleichrichtung
arbeitet. Die Werte für
Rac
und die Parameter für den Resonanzkreis können dem Anhang
A.2 entnommen werden.
18
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
GHV(jω)ω=ωk=Uout
Uin
=ω2
kCrLm
1−ω2
k
ω2
o
=Lm+Lr
Lm
(2.8)
Arbeitet der Wandler bei einer vorgegebenen Last (bspw.
Rac,3
in Abbildung 2.10a) und
tritt eine Absenkung der Zwischenkreisspannung an der ANPC-Brücke auf, so kann
durch Anpassen der Schaltfrequenz die Impedanz und damit die Verstärkung in Grenzen
nachgeregelt werden.
Die höchste Verstärkung ist durch das lastabhängige Maximum definiert. Die sich daraus
ergebene Impedanz ist die Grenze des induktiven Verhaltens des Resonanzkreises und
markiert den theoretischen Bereich des ZVS, bezogen auf die erzeugende Spannung
[48, 49]. Wird die Schaltfrequenz über diesen Punkt hinaus verringert, verhält sich der
Resonanzkreis kapazitiv, was mit erhöhten Schaltverlusten einhergeht [48, 49].
Wechselt der Leistungsfluss des Wandlers wie in Abbildung 2.9b, arbeitet die ANPC-
Brücke als aktive Gleichrichtung. Daraus folgend, ändert sich die Übertragungsfunktion
nach (2.9) (vgl. Abb. 2.10b).
GLV(jω) = Uout
Uin
=ω2RACCrLm
RAC ω2
ω2
o+jω (︃ω2
ω2
k−1)︃Lo
(2.9)
GLV(jω)ω=ωk= Mmax =Uout
Uin
=Lm
Lm+Lr
=k
1 + k (2.10)
Wird äquivalent der Punkt
ω
=
ωk
betrachtet, zeigt sich die Grundverstärkung nach
(2.10). Dieser weist rechnerisch für unterschiedliche Lasten die gleiche Verstärkung
auf. Weiterhin existiert die Leerlaufresonanz
ωo
, die keine dominante Verstärkung
hervorruft, womit es möglich wäre, Veränderungen der Eingangsspannung im aktiven
Gleichrichterbetrieb der ANPC-Brücke mit einer Dämpfung auszugleichen.
Um einen Resonanzkreis auszulegen, in dem jeweils eine der Brücken als aktive
Gleichrichtung arbeitet, muss die Niedervoltseite betrachtet werden, da diese die
Eingangsspannung bereitstellt und die gewünschte Hochvoltspannung von
720 V
erzeugt.
Sie unterliegt einer Änderung der Eingangsspannung zwischen
40 V
und
50 V
. Die
maximale Verstärkung, welche erreicht werden kann, ist nach Gleichung (2.10) abhängig
vom Verhältnis (2.11) der Haupt- zur Streuinduktivität im Resonanzkreis, aber
unabhängig von der Güte (2.12) (Last). Das Wicklungsverhältnis des Transformators
kann nach (2.13) direkt bestimmt werden.
19
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
k = Lm
Lr
(2.11)
Q = √︂Lk
Cr
RAC
(2.12)
n=U
ˆ1
HV
U
ˆ1
LV,min
·1
Mmax
(2.13)
Gd=U
ˆ1
LV,min
U
ˆ1
LV,max
·Mmax (2.14)
|GLV(jω)|=⌜
⎷
k2
(k + 1)2
Q2ωk2(︂ω2
ωk2−1)︂2
ω2+ 1
(2.15)
Für die Ermittlung der Resonanzkreiskomponenten ist es wichtig, die maximale nötige
Dämpfung der Niedervoltseite
Gd
(2.14) bei maximaler Eingangsspannung zu berechnen,
um Rückschlüsse auf die benötigte Güte (
Q
) zu erhalten. Zu diesem Zeitpunkt müssen
folgende Annahmen getroffen werden:
•fk
=
100 kHz
: Die Kurzschlussfrequenz bildet für beide Leistungsseiten eine
konstante Verstärkung.
•fmax
=
160 kHz
: Es wird angenommen, dass bei maximaler Ausgangsleistung und
maximaler Eingangsspannung die Ausgangsspannung von 720 V gehalten wird.
Bei einem Verhältnis von
k
und der Dämpfung
Gd
muss die berechnete Güte (
Q
) aus
Gleichung (2.15) die erforderliche Verstärkung bzw. Dämpfung hervorrufen. In Abbildung
2.11 ist die Verstärkungskurve über das Verhältnis kund der Güte
Q
aufgetragen. Damit
0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
0.4
0.6
0.8 k= 3
k= 5
k= 7
Abbildung 2.11:
Verstärkungskurve in Abhängigkeit von
k
und der Güte (Q) für die
ANPC-Brücke als Gleichrichter (vgl. [49])
ergibt sich exemplarisch für k = 7 eine Güte von Q= 0,8. Mit diesen Randdaten kann
die Niedervoltseite die oben beschriebenen Bedingungen erfüllen.
Ändert sich die Last beim Leistungsfluss von der Hochvolt- auf die Niedervoltseite,
so kann aufgrund des Verstärkungsverhaltens (vgl. Abb. 2.10a) mit der Anpassung
der Schaltfrequenz ein neuer Arbeitspunkt eingestellt werden. Bei einem Leistungsfluss
20
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
von der Niedervolt- auf die Hochvoltseite bei hoher Eingangsspannung ergibt sich bei
niedriger Last ein Problem. Hier muss die Dämpfung nachgeführt werden, was bereits
bei der halben Nennlast zu einer Schaltfrequenz weit über
fsw
=
250 kHz
führt. Bei sehr
geringen Lasten ist das Erreichen der erforderlichen Dämpfung durch die Schaltfrequenz
nicht möglich. Hier müsste mit der Anpassung des Tastgrades der Vollbrücke gearbeitet
werden.
Die Erzeugung der benötigten Dämpfung wird durch das Verstellen der Frequenz erzeugt,
was eine Phasenverschiebung der Ausgangsspannung zur Eingangsspannung hervorruft.
Da zwei aktive Leistungsbrücken zur Verfügung stehen, ergibt sich die Möglichkeit
U1
1
Cr
LP
r
LS
r
LM
U1
2
I1
Abbildung 2.12:
Vereinfachtes Ersatzschaltbild für die Betrachtung des LLC-
Resonazwandlers mit zwei Spannungsquellen
die benötigte Phasenverschiebung mit den Brücken selbst zu generieren. In Abbildung
2.12 ist das Ersatzschaltbild einer solchen Anordnung aufgezeigt. Im Gegensatz zur
vorhergehenden Betrachtung wird die Differenzialgleichung des Stroms
I
(
jω
)
1
(2.16)
berechnet, welche den Zusammenhang der beiden Brückenspannungen
U1
(
jω
)und
U2(jω)bei der Erzeugung des Stroms I1(jω)zeigt.
I1(jω) = −j
ω
ω2
0[︂U1(jω)−k
k+1 nU2(jω)]︂
Lo(︃ω2
ω2
k
−1)︃(2.16)
U1(jω) = n·k
k + 1U2(jω)(2.17)
Wird die Gleichung (2.16) für
lim
ω→ωk
|i1
(
jω
)
|
betrachtet, so strebt diese gegen unendlich
und nur im Sonderfall (2.17) gegen Null. Im Gegensatz zum klassischen LLC-Wandler
ist der Betrieb des Resonanzwandlers bei der Kurzschlussresonanzfrequenz daher nicht
empfehlenswert, da bereits kleine Abweichungen vom Sonderfall zu einer erhöhten
Blindleistung führen. Deswegen muss die Bedingung fsw ≫fkeingehalten werden.
Durch die gezielte Einführung einer Phasenverschiebung mit
U2
(
jω
)
ejϕ
im Bezug auf
U1
(
jω
)
ej0◦
kann der Strom in seinen Blind- (2.18) und Wirkanteil (2.19) zerlegt werden.
Dabei wird angenommen, dass der Sonderfall (2.17) für die Auslegung gilt, was dazu
führt, dass die Gleichungen direkt von der Spannung U1(jω)abhängig sind.
21
2.2 Auslegung des Resonanzkreises für den LLC-Wandler
Ib(jω) =
ω
ω2
0U1(jω) [v·cos (ϕ)−1]
Lo(︃ω2
ω2
k
−1)︃(2.18)
Iw(jω) =
ω
ω2
0·v·U1(jω)·sin (ϕ)
Lo(︃ω2
ω2
k
−1)︃(2.19)
v=U
˜2(jω)
U2(jω)(2.20)
RAC =U1(jω)
Iw(jω)(2.21)
Cr=
ω2
ω2
k
−1
RAC ·ω·v·sin (ϕ)(2.22)
Lk=1
(ω2
k·Cr)(2.23)
Lo=(1 + k)2
(1 + 2 ·k) ·Lk(2.24)
Lm,ANPC <n·ULV,min ·Ts·m·dmin
Coss,er ·UHV ·12 (2.25)
Für den Fall, dass die Spannung
U2
(
jω
)dennoch abweicht, kann mit (2.20) und
U
˜2
(
jω
)
als aktueller Spannungswert die Verstärkung nachgeführt werden. Durch die Zerlegung
in Blind- und Wirkanteil im Bezug zur Spannung
U1
(
jω
)gelten die nachfolgenden
Überlegungen:
•
Die Wirkleistung ist von der eingestellten Phase
ϕ
und von der nach (2.20) gestellten
Verstärkung bestimmt.
•Eine Phasenverschiebung erzwingt gleichzeitig Blindleistung.
•
Eine Abweichung der Spannung
U2
(
jω
)vom Sonderfall (2.17) erzeugt ebenfalls
Blindleistung.
Die Phasenverschiebung definiert das Stromverhältnis zwischen Blind- und Wirkanteil.
Dabei muss beachtet werden, dass der Blindanteil (2.18) von
v·cos ϕ
abhängig ist und bei
v·cos ϕ >
1ein Wechsel des Vorzeichens stattfindet. Dieser Wechsel hat Auswirkungen
auf das Schaltverhalten der Leistungsbrücken. Solange das Produkt kleiner eins bleibt,
wird von der ANPC-Brücke, welche
U1
(
jω
)bereitstellt, ein induktiver Blindstrom
abverlangt, was das ZVS begünstigt. Im Gegensatz dazu wird bei größer als eins ein
kapazitiver Blindstrom verlangt, was dem ZVS entgegenwirkt. Insbesondere für die
ANPC-Brücke ist es von Vorteil im ZVS zu schalten, um die im Kapitel 2.1.1 berechneten
höheren Schaltverluste im Bezug zur Vollbrücke zu minimieren.
Für die Berechnung des Resonanzkreises kann die Gleichung (2.22) herangezogen werden.
Dabei wird eine feste Arbeitsschaltfrequenz und eine vorgegebene Phase zwischen
U1
(
jω
)
22
2.3 Auslegung des Transformators für die DAB
und
U2
(
jω
)bei maximaler Ausgangsleistung angenommen. Die Auslegung geht davon aus,
dass bei der mittleren Eingangsspannung von
UL
=
45 V
die maximaler Ausgangsleistung
Pout
=
2 kW
bei einem Phasenwinkel von
ϕ
= 20
◦
erreicht wird. Weitere Bedingungen
sind: fsw = 130 kHz,fk= 100 kHz und v= 1,0.
Die Berechnung von
Lk
erfolgt nach 2.23. Für die Bestimmung des benötigten Faktors
k
zur Berechnung von
Lo
und 2.24 muss die benötigte Energie zum Erreichen des ZVS
bekannt sein [48]. Diese Aussage ist bei der Erstauslegung und Simulation nur bedingt
möglich, da die Ausgangskapazitäten von beiden Brücken nicht im Detail bekannt sind.
Daher wird angenommen, dass beim Umladen der ANPC-Brücke nach Kapitel 2.1.2
mindestens drei Schalter und bei der Vollbrücke zwei Schalter beteiligt sind. Wird das
minimale
Lm
nach [48] berechnet, ergibt sich unter Berücksichtigung der Topologie die
Gleichung (2.25) für die ANPC-Brücke. Wie bereits in Kapitel 2.1.1 beschrieben, sollte
die Verwendung der Rückwärtsleitfähigkeit der GaN-Transistoren vermieden werden.
Es wird eine möglichst kurze Totzeit von
dmin
=
50 ns
für die Auslegung angestrebt.
Abschließend können alle benötigten Werte berechnet werden. Die Tabelle 2.1 zeigt die
Auflistung der Werte für die Simulation.
Tabelle 2.1: LLC: Parameter für die Simulation
Parameter Wert
Lm223 µH
Lr28 µH
Cr48 nF
k 8
n 9
2.3 Auslegung des Transformators für die DAB
X1
LP
r
LS
r
LM
X2
I1
Abbildung 2.13:
Vereinfachtes Ersatzschaltbild des Transformators für eine Phase-Shifted
Anwendung
Für die Auslegung des Transformators wird als Basis die Veröffentlichung [51] verwendet.
Der signifikante Unterschied in dieser Arbeit ist, dass eine ANPC-Brücke (
X1
in Abb.
2.13) anstelle der Hochvoltvollbrücke zum Einsatz kommt. Durch die vorgeschlagene
Kommutierung des Wandlers ist der volle Tastgrad nicht empfehlenswert (vgl. Kapitel
2.1.2). Dadurch gilt:
m1
=
m2
=
0,9
. Eine vergleichbare Herangehensweise ist in [52] für
23
2.3 Auslegung des Transformators für die DAB
φ
m1·π
A
B
C
D
Io
I1
I2
I3
X2
X1
m2·π
(a) mπ < ϕ
φ
γ
m1·π
A
B
C
D
Io
I1
I2
I3
X2
X1
m2·π
(b) mπ > ϕ
Abbildung 2.14: Schaltmuster für die ANPC-Vollbrückenkonfiguration mit m1=m2
eine NPC-Topologie in einer DAB beschrieben, mit dem Unterschied, dass in dieser Arbeit
beide Brücken eine Nullphase aufweisen, womit unterschiedliche Fälle der Berechnung
des Stroms je nach Winkel und eingestellten
m
entstehen. Für diese Betrachtung ist
der angestrebte Phasenwinkel
m·π
immer größer
ϕ
, bei maximaler Last, wodurch
die Gleichungen vom Anhang A.3.1 mit dem Schaltmuster 2.14b gelten. Weiterhin
beeinflusst der Spannungsunterschied der aktuellen Eingangsspannung im Bezug auf die
Nominalspannung
ULV,nom
=
45 V
den Stromverlauf, was mit dem Faktor vaus (2.20)
identisch ist.
Die Schaltfrequenz wird äquivalent zur LLC Auslegung mit
fsw
=
130 kHz
festgelegt.
Die berechneten Grafen aus den Gleichungen für verschiedene Parametervariationen
sind in Abbildung 2.15 dargestellt. Es zeigt sich, dass sich bei einer Phasenverschiebung
von
ϕ
= 20
◦
mit einer Abweichung v =
1,07
von der sekundären Nominalspannung ein
Minimum im Effektivstrom bei voller Leistung einstellt. Damit ergibt sich eine Streuung
von ca.
Ls
=
26 µH
. Die Verwendung der Phase
ϕ
= 10
◦
ist hier nicht empfehlenswert, da
der Effektivstrom sehr stark zunimmt bei steigender Abweichung der Eingangsspannung
zum Nominalwert (ULV,nom = 45 V).
Eine hinreichende Bedingung für das ZVS ist, dass die Ströme beim Schalten der Brücken
das richtige Vorzeichen aufweisen. In Abbildung 2.15c ist beispielhaft für den Strom
I1
(vgl. Abb. 2.14a und Abb. 2.14b) die Grenze für das weiche Schalten abgebildet.
Bereits bei einer Leistung von ca.
Po
=
1 kW
zeigt sich, dass das weiche Schalten für die
Brücke X1bei v = 1,07 nicht mehr sichergestellt werden kann.
24
2.3 Auslegung des Transformators für die DAB
0.8 1 1.2
5
6
7
8
(a)
RMS Strom über v bei
Ls
nach Abbildung
2.15b und Po= 2 kW
0.8 1 1.2
20
30
40
50
(b)
Benötigtes
Ls
bei unterschiedlichen v und
konstanter Phasenverschiebung.
Pout
=
2 kW
0.8 0.85 0.9 0.95 1 1.05 1.1 1.15 1.2
-10
-5
0
5
(c) I1
bei
Ls
=
26 µH
bei unterschiedlicher Ausgangsleistung zur Ermittelung der Grenze zum
weichen Schalten.
Abbildung 2.15: Ermittlung der benötigten Streuinduktivität über "v"
Eine Möglichkeit, wieder das ZVS zu ermöglichen, ist die Anpassung der Amplitude
der ersten Harmonischen einer der beiden Brücken. Damit kann in der Simulation
sichergestellt werden, dass die ANPC-Brücke weich schaltet. Dieser Fall beeinflusst die
Betrachtungen aus Abbildung 2.14 und ändert die Gleichungen für den Effektivstroms
nach Anhang A.3.2.
Tabelle 2.2: Transformator für die DAB: Parameter für die Simulation
Parameter Wert
Lm3100 µH
Lr26 µH
25
2.4 Simulation der Multilevel-Topologien
2.4 Simulation der Multilevel-Topologien
Die in der Vorüberlegung entwickelten Wandler-Strukturen (vgl. Kapitel 1.2) werden in
diesem Kapitel mit Hilfe von Simulationen untersucht und durch eine Bewertungsmatrix
gegenübergestellt. Die Grundlage für die Berechnung dieser Matrix ergibt sich aus
Tabelle 2.3. Die Punkte werden bei der Berechnung immer auf einen ganzzahligen Wert
aufgerundet.
Tabelle 2.3: Bewertungstabelle (übernommen aus [53])
Bewertungspunkte Begründung
Hochspannung +0,5je Transistor
Hohe Spannungen benötigen mehr Iso-
lationsabstand. Das vergrößert den Bau-
raum und erschwert das Design der
Kommutierungszelle.
Strom +0,2je Arms
Durch den hohen Strom wird die ther-
mische Auslegung schwieriger, dieser
erzwingt eine Mindestkupferfläche oder
Kupferdicke auf der Platine.
Leistungs-
transistoren
+1
Zu jedem Leistungstransistoren wird
eine Ansteuerelektronik benötigt. Dies
vergrößert den Bauraum.
Verluste +0,1je W
Verluste müssen abgeführt werden, so-
mit erhöht sich der Kühlaufwand, und
damit der Bauraum.
Kommutierung +1 je Zelle
Je mehr Zellen an der Kommutierung
beteiligt sind, desto komplexer die Ge-
staltung des Layouts.
Sonstiger
Aufwand
+1 je Punkt
Hier können Punkte zu Aufwänden ver-
geben werden, welche nur speziell bei
bestimmten Topologien auftreten.
Simuliert werden Lasten von
Pout
=
±500 W
und
Pout
=
±2000 W
, jeweils bei einer
Sperrschichttemperatur von
T∗
j
= 100
◦C
. Die Verluste für den Transformator werden
auf ca.
15 %
der Gesamtverluste geschätzt, da zum Zeitpunkt der Simulation die genaue
Auslegung und Kerngröße sowie das Material nicht bekannt waren. Auswirkungen der
Niedervoltspannung werden bei
ULV,DC
=
40 V
,
ULV,DC
=
45 V
und
ULV,DC
=
50 V
untersucht.
Bei der Anwendung der Bewertungsmatrix werden Abkürzungen verwendet, welche in
Tabelle 2.4 näher definiert sind.
26
2.4 Simulation der Multilevel-Topologien
Tabelle 2.4:
Beschreibung der verwendeten Abkürzungen in den Verlusttabellen
(übernommen aus [53])
Abkürzung Beschreibung
PAusgangsleistung des DC/DC Wandlers
ϕPhasenverschiebung zwischen dem ANPC- und Vollbrückenwandler
ILV Effektivwert des Vollbrückenausgangsstroms
IHV Effektivwert des ANPC-Brückenausgangsstroms
LVSW Schaltverluste der Vollbrücke (Summe über alle Transistoren)
LVCL Leitverluste der Vollbrücke (Summe über alle Transistoren)
HVSW Schaltverluste der ANPC-Brücke (Summe über alle Transistoren)
HVCL Leitverluste der ANPC-Brücke (Summe über alle Transistoren)
PvGesamte Verluste aus der Simulation
ηBerechneter Wirkungsgrad
2.4.1 Wandler mit Resonanzkreis
Der Resonanzkreiskondensator wird in dieser Simulation berücksichtigt. Die Werte
für den Resonanzkreis sind aus Kapitel 2.2 übernommen. In Abbildung 2.16 sind die
Arbeitspunkte der Eingangsspannungen im Leerlauf dargestellt. Bei einer Spannung
kleiner
ULV,DC <45 V
weist die ANPC-Brücke einen hohe Effektivstrom auf. Das weiche
Schalten der Vollbrücke kann in diesem Bereich nicht ermöglicht werden, sie zeigt jedoch
einen geringen Effektivstrom.
Die Situation verändert sich bei Eingangsspannungen
ULV,DC
=
45 V
(vgl. Abb. 2.16b).
Ab diesem Arbeitspunkt reduziert sich der Effektivstrom der ANPC-Brücke auf Kosten
0 5 10 15
t(µs)
-500
0
500
-2
0
2
0 5 10 15
t(µs)
-50
0
50
-2
0
2
(a) ULV = 40 V
0 5 10 15
t(µs)
-500
0
500
-2
0
2
0 5 10 15
t(µs)
-50
0
50
-20
0
20
(b) ULV = 45 V
Abbildung 2.16:
Strom und Spannungen beider Leistungsbrücken bei einer Leistung
Po= 0 W (links ANPC-Brücke, rechts Vollbrücke)
27
2.4 Simulation der Multilevel-Topologien
der Vollbrücke, welche das ZVS ermöglicht (siehe rote Markierungen in Abb. 2.16a und
2.16b).
Die Leerlaufverluste können mit speziellen Steuerverfahren, wie das Herabsetzen des
Tastgrades der Vollbrücke oder durch Unterbrechung der Ansteuerung des Leistungskrei-
ses reduziert werden. Nähere Untersuchungen sind nicht Gegenstand dieser Dissertation.
Als weiterführende Literatur sei hier auf [54, 55] verwiesen.
0 2 4 6 8
t (µs)
-400
-200
0
200
400
-10
0
10
0 2 4 6 8
t (µs)
-50
0
50
-100
0
100
(a) ohne Anpassung von v
0 2 4 6 8
t (µs)
-400
-200
0
200
400
-10
0
10
0 2 4 6 8
t (µs)
-50
0
50
-100
0
100
(b) mit Anpassung von v
Abbildung 2.17:
Ermöglichen des ZVS für die ANPC- Brücke durch Anpassung von
v
bei ULV = 45 V und Pout =−2000 W
Das Simulationsergebnis in Abbildung 2.17a zeigt bei einer Ausgangsleistung von
Pout
=
−2000 W
und einer Eingangsspannung von
ULV,DC
=
45 V
, dass die Transistoren
Tp1
und
Tp2
der ANPC-Brücke die Möglichkeit des weichen Schaltens verlieren und demzufolge
die Schaltverluste ansteigen (rote Markierung). Für die bessere Darstellung wurde die
Freilaufspannung über den rückwärtsleitenden Kanal der Transistoren in der ANPC-
Brücke auf 25 V angehoben.
Durch die Gleichung (2.19) ist es möglich, mit dem Steuergrad
m1
der Niedervoltbrücke
den Faktor
v
zu manipulieren und den Blindanteil des Stroms im Bezug auf die
ANPC-Brückenspannung anzupassen (vgl. Gleichung 2.19). Dies führt dazu, dass das
weiche Schalten der ANPC-Brücke wieder ermöglicht wird (vgl. Abbildung 2.17b).
Diese Anpassung findet in der Simulation statt, um den optimalen Arbeitspunkt zu
untersuchen. Eine mögliche Lösung für eine Regelung für den Blindanteil ist in Kapitel
6.3 beschrieben.
28
2.4 Simulation der Multilevel-Topologien
Tabelle 2.5: Verluste resonanter Wandler ULV = 40 V (Abkürzungen siehe Tab. 2.4)
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−5,5 13,6 2,4 0,2 6,0 5,4 1,3 12,9 0,97
−500,0 5,8 13,5 2,3 0,2 6,0 5,4 1,2 12,8 0,97
2000,0−24,4 56,4 7,0 0,6 93,0 5,8 9,6 109,0 0,95
−2000,0 24,3 55,8 6,8 0,5 91,0 5,7 9,1 106,3 0,95
Tabelle 2.6: Verluste resonanter Wandler ULV = 45 V (Abkürzungen siehe Tab. 2.4)
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−4,9 17,8 1,6 0,5 10,0 5,2 0,5 16,2 0,97
−500,0 5,5 18,2 1,5 0,5 11,0 5,2 0,5 17,2 0,97
2000,0−24,1 55,3 6,6 1,0 90,0 5,6 8,6 105,2 0,95
−2000,0 21,9 55,0 6,4 0,7 89,0 5,5 8,1 103,3 0,95
Tabelle 2.7: Verluste resonanter Wandler ULV = 50 V (Abkürzungen siehe Tab. 2.4)
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−4,6 24,9 1,8 0,9 20,0 3,6 0,6 25,1 0,95
−500,0 6,7 25,1 1,8 0,9 20,0 7,2 0,6 28,7 0,94
2000,0−23,4 56,0 6,5 1,5 94,0 5,5 8,3 109,3 0,95
−2000,0 20,7 56,1 6,4 1,3 94,0 5,4 7,9 108,6 0,95
In den Tabellen 2.5, 2.6 und 2.7 sind die Verluste und der berechnete Wirkungsgrad der
beiden Leistungsbrücken für die unterschiedlichen Eingangsspannungen des Wandlers
aufgeführt. Dabei zeigt sich deutlich, dass durch den hohen Strom hohe Leitverluste
in den Transistoren der Niedervoltbrücke entstehen und die meisten Verluste des
Wandlers auf der Niedervoltseite generiert werden. Die Verluste je Schalter erzwingen
eine Wasserkühlung der Halbleiter, wie im Kapitel 5 näher beschrieben ist.
Werden die Transformatorverluste mit
15 %
berücksichtigt, sinkt der Wirkungsgrad des
Wandlers auf ca. η= 0,93.
Die Bewertung nach dem Bewertungsraster (vgl. Tabelle 2.3) zeigt die Tabelle 2.8. Es
wird der Arbeitspunkt ULV = 45 V mit einer Leistung von Po= 2000 W verwendet.
29
2.4 Simulation der Multilevel-Topologien
Tabelle 2.8: Bewertungstabelle für den resonanten ANPC- Wandler
Bewertungspunkte Begründung
Hochspannung 0,5·6 = 3
Es sind insgesamt 6Transistoren, welche die
HV- Spannung sperren müssen.
Strom 0,2 A−1·
(
55,3 A
+
6,6 A) = 13
Der Strom von HV- und LV-Seite addiert.
Leistungs-
transistoren
+10
Sechs Leistungstransistoren auf der HV-, und
vier auf der LV-Seite.
Verluste 0,1 W−1·105 W = 11
kritische
Kommutierungs-
zellen
+4 Im besten Fall zwei auf HV- und LV-Seite.
Sonstiger
Aufwand
+1 Zusätzlicher Resonanzkondensator nötig.
Summe 42
Zwischenkreissymmetrie
Durch die Verwendung einer Multileveltopologie mit geteiltem Zwischenkreis, wie
es bei der ANPC-Brücke der Fall ist, kommt es aufgrund von Asymmetrien der
Bauelemente, durch Messeinrichtungen oder der unterschiedlichen N-Pfad-Leitphasen
zu einer asymmetrischen Aufteilung der Zwischenkreisspannung. Dies kann dazu führen,
dass die Gesamtspannung des Zwischenkreises seinen Sollwert hält, aber eine der
Zwischenkreishälften eine unzulässige Spannung annimmt.
Dieser Effekt lässt sich durch einen Symmetrieregler beheben. Durch das Anpassen des
Mittelwerts der ANPC-Ausgangsbrückenspannung kann eine der Zwischenkreishälften
bevorzugt werden.
Je nach Art der Asymmetrie, kann dadurch der Mittelwert der Ausgangsspannung
dauerhaft ungleich Null sein, was dazu führt, dass der Resonanzkondensator einen
Gleichspannungsoffset aufweist, was jedoch unkritisch und bspw. bei klassischen
Halbbrückenresonanzwandlern üblich ist.
Abbildung 2.18 demonstriert die Regelung des Zwischenkreises bei einer bestehenden
Asymmetrie. Zu beachten ist, dass beim Ausregeln der Spannung eine Hälfte der ANPC-
Brücke das weiche Schalten verlieren kann, was zu erhöhten Schaltverlusten führt.
Dies hat insbesondere dann Konsequenzen, wenn die Asymmetrie des Zwischenkreises
dauerhaft kompensiert werden muss.
30
2.4 Simulation der Multilevel-Topologien
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5
t (s)
300
350
400
Abbildung 2.18:
Simulation der Symmetrierung des Zwischenkreises für den Resonanz-
wandler
2.4.2 Wandler mit „Phase-Shifted-Transformator“
Für die Simulation des Wandlers werden die berechneten Werte für den Transformator
aus Kapitel 2.3 übernommen und der Resonanzkondensator nach Abbildung 2.1 gebrückt.
Wie bereits bei dem resonanten Ansatz existiert hier ein ähnliches Verhalten, wenn
die Eingangsspannung der Niedervoltseite ungleich der Nennspannung ist. Identisch zu
Kapitel 2.4.1 kann ein angepasstes Steuerschema die Leerlaufverluste verbessern [56, 57,
58].
Das weiche Schalten hingegen lässt sich in der Simulation nicht in allen Arbeitspunkten
für beide Brücken gewährleisten. Hauptpriorität hat das ZVS der ANPC-Brücke, da die
Niedervoltbrücke ohnehin nach Kapitel 2.1.1 sehr geringe Schaltverluste verursacht.
Die Anpassung wird äquivalent zum resonanten Ansatz über den Steuergrad der
Niedervoltbrücke durchgeführt. Die Tabellen 2.9, 2.10 und 2.11 zeigen die simulierten
Verluste bei den vorgegebenen Arbeitspunkten.
Tabelle 2.9: Verluste Wandler ohne Resonanzkreis ULV = 40 V
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−8,6 18,1 2,3 0,8 10,0 5,4 1,2 17,4 0,97
−500,0 3,2 17,5 2,2 0,8 10,0 5,4 1,1 17,3 0,97
2000,0−28,8 57,6 7,2 1,4 99,0 6,0 10,1 116,5 0,94
−2000,0 24,8 54,7 6,8 1,1 90,0 5,9 9,2 106,2 0,95
Tabelle 2.10: Verluste Wandler ohne Resonanzkreis ULV = 45 V
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−7,0 14,0 1,8 0,7 7,0 5,4 0,7 13,8 0,97
−500,0 4,4 12,8 1,6 0,7 6,0 5,3 0,6 12,6 0,97
2000,0−27,4 54,8 6,9 2,2 91,0 5,8 9,3 108,3 0,95
−2000,0 23,7 52,5 6,6 1,8 83,0 5,7 8,5 99,0 0,95
31
2.4 Simulation der Multilevel-Topologien
Tabelle 2.11: Verluste Wandler nur Transformator ULV = 50 V
P(W) ϕ ILV(A) IHV (A) LVSW (W) LVCL (W) HVSW (W) HVCL (W) Pv(W) η
500,0−5,5 16,1 2,0 0,5 9,0 5,3 0,9 15,7 0,97
−500,0 5,6 16,4 2,0 0,7 9,0 5,3 0,9 15,9 0,97
2000,0−26,8 54,4 6,8 2,7 90,0 5,7 9,2 107,6 0,95
−2000,0 23,2 52,5 6,6 2,3 84,0 5,6 8,5 100,4 0,95
Werden die Ergebnisse mit dem resonanten Ansatz verglichen, fällt auf, dass beide im
gleichen Maße Gesamtverluste verursachen und damit der Wirkungsgrad vergleichbar
ist. Einziger Unterschied ist, dass durch das Erzwingen des weichen Schaltens in der
ANPC-Brücke die Schaltverluste in der Niedervoltbrücke angestiegen sind, aber im
Bezug zu den Gesamtverlusten nur eine geringfügige Änderung hervorrufen.
Die geschätzten Verluste des Transformators mit
15 %
enden in einem Wirkungsgrad
von ca. η= 0,93.
Nachfolgend ist die Bewertungstabelle 2.12 angegeben, welche mit einem Punkt
Unterschied dem resonanten Ansatz sehr ähnlich ist.
Tabelle 2.12: Bewertungstabelle für den resonanten ANPC- Wandler
Bewertungspunkte Begründung
Hochspannung 0,5·6 = 3
Es sind insgesamt 6Transistoren, welche die
HV Spannung sperren müssen.
Strom 0,2 A−1·
(
54,8 A
+
6,9 A) = 13
Hier wird der Strom von HV und LV addiert.
Leistungs-
transistoren
+10
Sechs Leistungstransistoren auf der HV- und
vier auf der LV-Seite.
Verluste 0,1 W−1·108 W = 11
kritische
Kommutierungs-
zellen
+4 Im besten Fall zwei auf HV- und LV-Seite.
Sonstiger
Aufwand
Summe 41
Zwischenkreissymnmetrie
Durch die verwendete ANPC-Topologie existiert bei diesem Wandlertyp das Problem
des asymmetrischen Zwischenkreises. Durch den fehlenden Resonanzkondensator in
Serie, welcher normalerweise die Differenzspannung des asymmetrischen Zwischenkreises
aufnimmt, symmetriert sich der Zwischenkreis selbständig. Nachteil ist, dass der
32
2.5 Diskussion
Mittelwert des Stroms nicht Null ist. Diese Bedingung ist insbesondere im stationären
Betrieb notwendig, um eine Sättigung des Transformatorkerns zu vermeiden. Es ist
empfehlenswert, in dieser Topologie den Strom im Transformator zu beobachten und
gegebenenfalls eine Mittelwerts-Null-Regelung durchzuführen [59].
2.5 Diskussion
In diesem Kapitel wurden zwei Ansätze zur Realisierung der vorgegeben Randbedingun-
gen gezeigt. Der resonante, als auch der Ansatz mit dem „Phase-Shifted-Transformator“
haben in der Bewertungstabelle nur einen Punkt Abweichung, damit ist der Aufwand
beider Ansätze annähernd identisch.
Unterschiede gibt es im Hinblick auf das theoretisch mögliche weiche Schalten beider
Brücken. Dabei ist der „Phase-Shifted-Transformator“-Ansatz im Nachteil. Wie in der
Simulation gezeigt, konnte nur bei der ANPC-Brücke das ZVS gewährleistet werden,
während die Vollbrücke in vielen Arbeitspunkten das ZVS verlor. Aufgrund der niedrigen
Schaltverluste der Vollbrücke wird der Verlust des ZVS als unkritisch angesehen.
Im Hinblick auf die Symmetrierung des geteilten Zwischenkreises in der ANPC-Struktur
ist es schwierig zu beurteilen, welcher der beiden Ansätze im Vorteil ist. Auf der
einen Seite symmetriert sich der Zwischenkreis der ANPC-Brücke mit einem „Phase-
Shifted-Transformator“ selbst, aber auf Kosten eines mittelwertbehafteten Stroms im
Transformator im stationären Fall, welcher zu Sättigungen im Hochfrequenztransformator
führt. Auf der anderen Seite zeigt der resonante Ansatz, dass der Resonanzkondensator die
Differenz der Asymmetrie abfängt und durch die Serienschaltung mit dem Transformator
einen DC-Offsetstrom im Hochfrequenztransformator unterdrückt. Die Asymmetrie des
Zwischenkreises kann ausgeregelt werden, was unter Umständen mehrere Millisekunden
dauern kann und bei Lastsprüngen zu einem Problem führt, wenn die Symmetrierung
nicht ausreichend schnell ist.
Eine weitere Gegenüberstellung zeigt das Spektrum des ANPC-Ausgangsstroms, welche
in Abbildung 2.19 dargestellt sind. Dabei zeigt sich, dass die dritte und fünfte
Harmonische im Spektrum beim resonanten Ansatz geringer ausgeprägt sind, was
auf den annähernden Sinusverlauf zurückzuführen ist und somit theoretisch weniger
Verluste im Transformator hervorruft. Ein Vergleich des „Total Harmonic Distortion Root
mean square“ (
THDR
) zeigt, dass der Ansatz mit einem „Phase-Shifted-Transformator“
um ∆
THDR≈11,6 %
höhere Oberschwingungsanteile aufweist. Daher wird an
den resonanten Ansatz die Erwartung gestellt, dass dieser aufgrund des näheren
sinusförmigen Verlaufes des Stroms geringere elektromagnetische Verträglichkeit (EMV)-
Probleme verursacht. Schlussfolgernd kann gesagt werden, dass beide Ansätze eine
vielversprechende Lösung darstellen. Aufgrund des sinusförmigeren Stroms, der DC-
Entkopplung des Transformators durch den Resonanzkondensator und der Möglichkeit
33
2.5 Diskussion
0 200 400 600 800
0
5
10
(a) nur mit Transformator, THDR= 0.228
0 200 400 600 800
0
5
10
(b) resonanter Ansatz, THDR= 0.112
Abbildung 2.19: Stromspektren; ULV = 45 V;Po= 2000 W
des weichen Einschaltens über einen höheren Leistungsbereich ist die Entscheidung
auf den resonanten Ansatz gefallen. Dennoch wurde im Laufe der Bearbeitungszeit
des Projektes der Ansatz mit einem „Phase-Shifted-Transformator“ verwendet, um
detaillierte Untersuchungen an der Vollbrücke durchzuführen. Für nähere Informationen
wird auf die Veröffentlichung [38] verwiesen.
Zum Zeitpunkt der Voruntersuchung waren zu dem resonanten Ansatz unter Verwendung
von GaN-Transistoren in einer ANPC-Vollbrückentopologie keine Veröffentlichungen
bekannt, so dass neue Erkenntnisse in Hinblick auf das Anwendungsgebiet von GaN
Leistungshalbleitern zu erwarten waren.
34
3
Untersuchungsmethoden
Während der Entwicklungsphase des Wandlers wurden Untersuchungen durchgeführt, um
die verwendeten Transistoren zu charakterisieren und zugleich das Leiterplattenlayout
zu validieren. Dieses Kapitel stellt die Untersuchungsmethoden sowie die Auswertung
aus den Messungen vor.
3.1 Charakterisierung des Schaltverhaltens von Lei-
stungshalbleitern
Die Charakterisierung des Schaltverhaltens von Leistungshalbleitern erfolgt in dieser
Arbeit durch das Doppelpulsverfahren. Dabei sind von besonderem Interesse die
Schaltgeschwindigkeit, die Überspannung und die Resonanzen, welche durch den Einfluss
der parasitären elektrischen Elemente des Layouts und des Transistors entstehen [60].
In der Abbildung 3.1 sind zwei Ersatzschaltbilder dargestellt. Der primäre Unterschied
liegt in der Verschaltung der Lastinduktivität (
Lo
+
Ro
). Durch die Verschaltungsarten
nimmt der Strom im Ts2 (Device Under Test (DUT)) unterschiedliche Vorzeichen an.
Ts1
Ts2
io
uds,2
UDC
Ro
Lo
ugs,1
ugs,2
CDC
(a)
Doppelpulsmessmethode hartes Schal-
ten (vgl. [44, S. 3])
Ts1
Ts2
io
uds,2
UDC
Ro
Lo
ugs,1
ugs,2
CDC
(b)
Doppelpulsmessmethode weiches
Schalten (vgl. [44, S. 3])
Abbildung 3.1:
Doppelpulsmessmethode zur Charakterisierung des Schaltverhaltes des
Transistors Ts2 in einer Halbbrückenkonfiguration
35
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Hi
Lo
Lg,1
Hi
Lo
Ron
Roff
Ls,1
Ld,1
g
d
s
Cdg
Cgs
Cds
udsI,2
udsM,2
Abbildung 3.2:
Exemplarischer Aufbau eines Gatekreises mit Einschalt- (
Ron
) und
Ausschaltwiderstand (Roff)
u,
gs,1
u,
gs,2
uds,2
io
dt,1
dt,2
dt,1
A
B
C
tfp
tmp
tlp
0 A
(a)
hartschaltende Untersuchung (Abb.
3.1a)
u,
gs,1
u,
gs,2
uds,2
io
dt,1
dt,2
dt,1
B1
tfp
tmp
tlp
0 A
C
A
B2
(b)
weichschaltende Untersuchung (Abb.
3.1b)
Abbildung 3.3: Auswertungsbereiche für den Doppelpulsversuch
Die Bereitstellung der Gatespannungen
ugs,1
und
ugs,2
erfolgt durch einen Gatetreiber,
welcher in Abbildung 3.2 schematisch dargestellt ist. Dieser wiederum wird durch ein
Steuersignal (u,
gs,1und u,
gs,2) nach Abbildung 3.3 angesteuert.
Im ersten Schritt wird die Induktivität
Lo
aufgestromt. Der Ladepuls (
tlp
in Abb. 3.1a
und Abb. 3.1b) sollte so gering wie möglich ausfallen, um den Transistor, welcher das
Aufladen der Induktivität ermöglicht (hart schaltend
Ts2
, weich schaltend
Ts1
), nicht
unnötig thermisch zu belasten.
Ist der Vorladevorgang auf den gewünschten Stromsollwert der Induktivität abgeschlos-
sen, schaltet der Ladetransistor ab. Der Strom kommutiert in der hart schaltenden
Topologie vom ladenden Transistor
Ts2
auf den rückwärts leitenden Transistor
Ts1
und
in der weich schaltenden Konfiguration vom Transistor
Ts1
auf den rückwärts leitenden
Transistors
Ts2
. Nach dem Messpuls (
tmp
) erfolgt wieder ein Schaltwechsel zwischen den
beiden Transistoren, womit sichergestellt wird, dass ein Einschalt- und Ausschaltvorgang
des zu untersuchenden Transistors (Ts2) im Messbereich abgebildet ist.
Die Messung erfasst für die Auswertung die Messgrößen uds,2,iound ein Triggersignal.
36
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Die gewonnenen Daten aus der Messung werden unter Zuhilfenahme eines Auswer-
tungsscripts interpretiert. Die wichtigsten Abschnitte sind in Abbildung 3.3 mit den
Buchstaben A bis C gekennzeichnet.
Im Abschnitt B für Abb. 3.3a bsw.
B1
für Abb. 3.3b wird über ein definiertes Zeitintervall
die Schalterspannung
uds,2
gemittelt, um die aktuelle Sperrspannung zu erfassen. Im
gleichen Zeitintervall findet für die hart schaltende Untersuchung eine Mittelung des
Stroms statt und für die weich schaltende Konfiguration in Abschnitt B2.
Der Abschnitt A ist so gewählt, dass das Ausschalten des Transistors erfasst ist
und die Überspannung (
uds,max
) sowie die zeitliche Änderung des Ausschaltvorgangs
∆uds
∆toff
ermittelt werden kann (siehe Abbildung 3.4 links). Der Überspannung wird eine
bedeutende Rolle zugeordnet, da diese eine Aussage über die Sperrspannungsbelastung
des Halbleiters bei verschiedenen Strömen im Ausschaltvorgang angibt. Es ist zu beachten,
dass die Messstelle zur Erfassung der Spannung
udsM,2
(Abbildung 3.2) so nah wie möglich
am Transistor platziert ist und dennoch nie die gesamte Streuung des Aufbaus erfasst.
Daraus folgt, dass die Spannung
udsI,2
(Abbildung 3.2) direkt am Transistor stets höher
ist, als die eigentlich gemessene. Schlussfolgernd muss berücksichtigt werden, dass bei
der Messung immer eine gewisse Spannungsreserve vorzuhalten ist, um die maximale
Sperrspannung des Halbleiters nicht zu überschreiten.
Abschnitt C zeigt das Einschalten des Transistors und dessen zeitliche Änderung ∆uds
∆ton .
Ein interessanter Punkt der sich beim Einschalten ergibt, ist der induktive Einbruch ∆
uind
in Abbildung 3.4 rechts. Dieser steht im direkten Zusammenhang mit den parasitären
Induktivitäten im Layout. Eine Auswertung dieses Einbruchs kann nicht vorgenommen
werden, da dieser stark von der Messstelle abhängig ist. Einen besseren Ansatz für die
Abschätzung der parasitären Induktivitäten im Layout zeigt die 3D-„Finite Elemente
Methode“ (FEM) Simulation nach Kapitel 3.2.
Abbildung 3.4: Oszilloskopaufnahme für hart schaltende Untersuchung
37
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
0 5 10 15 20 25 30
0
2
4
(a) Gatelogiksignale mit 0 ns Totzeit
0 10 20 30
0
2
4
(b) Gatelogiksignale mit 5 ns Totzeit
0 10 20 30
0
2
4
(c)
Sonderfall unterschiedliche Leitungs-
längen: Gatelogiksignale mit 0 ns Totzeit
Abbildung 3.5: Doppelpulsgenerator: Genauigkeit der Totzeiten (dt,1vgl. 3.3)
Aufgrund dessen, dass die Schaltzeiten von GaN-Transistoren im Nanosekundenbereich
liegen, kann die Totzeit zwischen den Leistungshalbleitern, zur Vermeidung eines Brücken-
kurzschlusses, im gleichen Zeitraum liegen. Demzufolge sind an die zeitlichen Auflösungen
der Gatesignalerzeugung hohe Anforderungen gestellt. Um diese Anforderungen zu
erfüllen, wurde die vorhandene Doppelpulshardware mit Hilfe eines FPGA erweitert.
In Abbildung 3.5 ist der Schaltwechsel der erzeugten Gatelogiksignale
u,
gs,1
und
u,
gs,2
vom
Doppelpulsgenerator für unterschiedliche Totzeiten (vgl. dt,1in Abb. 3.3) abgebildet.
Dabei kann die Totzeit mit einer Genauigkeit von ∆
t
=
2,5 ns
gestellt werden. In
Abbildung 3.5a ist die Präzision deutlich zu erkennen. Der Flankenwechsel der beiden
Logiksignale findet nahezu zum gleichen Zeitpunkt statt, wenn eine Totzeit von
dt,1
=
0 ns
vorgegeben wird.
Zum weiteren Vergleich ist in Abbildung 3.5b die Erzeugung des Gatelogiksignals mit
einer Totzeit von
dt,1
=
5 ns
dargestellt. Einen Sonderfall dokumentiert Abbildung 3.5c.
In diesem Fall ist die Totzeit des Doppelpulsgenerator auf
dt,1
=
0 ns
voreingestellt. Die
verwendeten Koaxialleitungen weisen unterschiedliche Längen auf, was dazu führt, dass
die Signallaufzeiten für die jeweiligen Leitungen unterschiedlich ausfallen. Dieser Fall
zeigt, dass bei Untersuchungen von GaN- Halbleitern, aufgrund der geringen Schaltzeiten,
und der daraus resultierenden möglichen niedrigen Totzeiten auf identische Signalwege
geachtet werden muss. Dies trifft zum einen für die Untersuchung am Doppelpulsteststand
als auch für die Signalwege auf Platinen und externen Leitungen in Aufbauten zu.
38
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Im Hinblick auf Totzeituntersuchungen bei zukünftigen Forschungsvorhaben, abseits
dieser Arbeit, muss dieser Effekt berücksichtigt werden, da eine Messung mit unter-
schiedlichen Leitungslängen ungewollt einen Brückenkurzschluss verursachen könnte.
Die Gatelogiksignale müssen potentialfrei über Digitalisolatoren bereitgestellt werden.
Dadurch ist gewährleistet, dass keine unnötigen Masseschleifen entstehen. Des Weiteren
schützt dies im Fehlerfall, während der Untersuchung den Anwender*in vor einem
elektrischen Schlag (ausgelegt nach DIN-EN 60664-1 [61]).
Zusammenfassend erzielte die Verbesserung der Hardware mit einem FPGA das
gewünschte Verhalten, um GaN- Transistoren zu vermessen.
Für die durchgeführten Untersuchungen wird in dieser Arbeit eine Totzeit zwischen
25 ns und 200 ns verwendet.
3.1.1 ANPC spezifische Untersuchungen
DC+
N
DC−
T1
T2
T3
T4
T6
T5
A
ON
Lo
IL
(a) Halbbrücke A: hart schaltend
DC+
N
DC−
T1
T2
T3
T4
T6
T5
A
ON
Lo
IL
(b)
Halbbrücke A: weich schaltend
DC+
N
DC−
T1
T2
T3
T4
T6
T5
B
ON
Lo
IL
(c) Halbbrücke B: hart schaltend
DC+
N
DC−
T1
T2
T3
T4
T6
T5
B
ON
Lo
IL
(d)
Halbbrücke B: weich schaltend
Abbildung 3.6: Verschaltung der ANPC- Brücke für die Doppelpulsuntersuchung
39
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Für die Untersuchungen der Halbbrücke A und B in der ANPC- Brücke werden die
Verschaltungen in Abbildung 3.6 verwendet. Zu beachten ist, dass der Transistor der
Ausgangsbrücke
T2
oder
T3
für die jeweilige Untersuchung durchgeschaltet ist, um den
Strompfad der jeweiligen Halbbrücke zur Lastinduktivität zu kontaktieren.
Um sicherzustellen, dass während der Messung keine Zwischenkreisasymmetrie zwischen
den Anschlüssen
DC+
,Noder N,
DC−
auftritt, wird der unbeteiligte Zwischenkreisab-
schnitt kurzgeschlossen.
3.1.2 Messtechnische Erfassung des Durchlasswiderstandes
während einer Messung (Ron-Untersuchung)
Eine Erweiterung des Messverfahrens zur Charakterisierung von Transistoren stellt die
Vermessung des Durchlasswiderstandes dar, welche mit einer „Clamping“-Schaltung
durchgeführt wird. Diese erfasst die Durchlassspannung des Transistors während
der Leitphase und schützt die Messeinrichtung in der Sperrphase vor unerlaubten
Spannungen. Ein Vorteil des Einsatzes einer „Clamping“-Schaltung ist, dass die
Messauflösung des Oszilloskops besser ausgenutzt wird [62],[63]. Die in dieser Arbeit
verwendete Schaltung wurde am Fachgebiet entwickelt und in den Veröffentlichungen
[64] und [65] detailliert beschrieben.
TC
Ts2
uC
ugs,2
Clamping Circuit
Ra
Rb
Rc
Cc
uds,s2
id,s2
u,
ds,s2
D1
D2
Abbildung 3.7: Schematische Darstellung der „Clamping“-Schaltung (vgl.[38, S. 2])
Eine schematische Darstellung der „Clamping“-Schaltung zeigt Abbildung 3.7. Der zu
untersuchende Transistor
Ts2
wird mit einem Gatesignal
ugs,2
angesteuert, zum Beispiel
im Doppelpulsversuch in der hartschaltenden Konfiguration (vgl. Abb. 3.1a). Wird
der Transistors
Ts2
eingeschaltet, fließt der Drainstrom
id,s2
, wie in der Abbildung 3.7
vorgegeben und erzeugt dabei einen Spannungsabfall uds,s2.
Um die Flussspannung aufzuzeichnen, ist es erforderlich den Transistor
TC
zu aktivieren,
um das nachfolgende Netzwerk anzukoppeln,
u,
ds,2
aufzubauen und das Messsignal an den
mit
50 Ω
abgeschlossenen Oszilloskopeingang weiterzugeben. Das passive Netzwerk wird
so konfiguriert, dass das Tiefpassverhalten eine
3 dB
Knickfrequenz zwischen
30 MHz
40
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
und
200 MHz
aufweist. Die Dioden
D1
und
D2
dienen als Schutzmaßnahme, um das
Eingangssignal auf ein definiertes maximales bzw. minimales Potential zu klemmen. Für
nähere Details sei auf die Veröffentlichungen [64] und [65] verwiesen.
Die Ansteuerung der „Clamping“-Schaltung erfolgt über ein spezielles Logiksignal
uC
,
welches von der Doppelpulshardware bereitgestellt und in Abbildung 3.8 als Messung
abgebildet ist. Wie auch bei der Doppelpulsmessung gibt es zwei Totzeiten (
td,an
und
td,aus
), welche variiert werden können. Zum Vergleich der Präzision der erzeugten Signale
von der Doppelpulshardware ist in Abbildung 3.8c und 3.8d eine Messung mit
0 ns
und
5 ns dargestellt.
In dieser Arbeit sind die Totzeiten
td,an
=
td,aus
im Bereich zwischen
50 ns
bis
100 ns
.
Dies stellt sicher, dass der zu untersuchende Transistor
Ts2
durchgeschaltet ist, um das
Netzwerk vor unnötiger Belastung zu schützen.
u,
gs,2
u,
c
td,aus
td,an
(a) schematische Darstellung
0 500 1000 1500 2000
0
2
4
6
(b) Messung mit td,an =td,aus = 500 ns
0 5
0
2
4
6
0 5
0
2
4
6
(c) Messung mit td,an =td,aus = 0 ns
0 10 20
0
2
4
6
0 10 20
0
2
4
6
(d) Messung mit td,an =td,aus = 5 ns
Abbildung 3.8:
Ansteuerung des Clamping Transistors
TC
bezogen auf das Gatesignal
des zu untersuchenden Transistors
41
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
-0.5 0 0.5 1 1.5 2 2.5 3 3.5
t (µs)
-5
0
5
0
0.5
1
Abbildung 3.9:
Auswertungsbeispiel (GS66508T und
Io
=
29 A
) für ein Messsignal von
der „Clamping“-Schaltung
Für die Auswertung der Clampingspannung
u,
ds,s2
werden drei signifikante Auswertezeit-
bereiche verwendet. Diese sind in der Abbildung 3.9 exemplarisch für eine Messung in
einer hartschaltenden Konfiguration dargestellt.
Im ersten Abschnitt (
v,
mask,load
) wird das Ende des Ladepulses (
tlp
) von einer Doppel-
pulsuntersuchung ausgewertet (vgl. Abbildung 3.3 Abschnitt: A).
Im zweiten Abschnitt (
v,
mask,corr
), während der Clampingschalter ausgeschaltet ist (vgl.
Abbildung 3.3 Abschnitt: B) wird die Offsetzspannung ermittelt. Dieser Bereich wird
so gewählt, dass das Einschwingverhalten (im Bsp. zwischen
0µs
und
0,5µs
) möglichst
nicht in dem Auswertungsfenster liegt. Des Weiteren wird die Offsetspannung für die
anschließende Korrektur der ermittelten Spannungen im ersten und dritten Abschnitt
verwendet.
Der dritte Bereich (
v,
mask,sec
) wertet die Clampingspannung nach dem Wiedereinschalten
des DUT aus (vgl. Abbildung 3.3 Abschnitt: C). Im Anschluss werden die offsetkorri-
gierten Spannungen mit dem gemessenen Strom in den jeweiligen Bereichen in einen
korrespondierenden Einschaltwiderstand umgerechnet.
Um die „Clamping“-Schaltung zu validieren und um sicherzustellen, dass diese plausible
Messwerte liefert, wurden Referenzuntersuchungen an Strommessshunts durchgeführt.
Die verwendeten Widerstände (
5 mΩ
,
30 mΩ
und
60 mΩ
) bilden in etwa den Messbereich
der zu untersuchenden Transistoren ab. Für die Untersuchung wird eine Halbbrücke
mit den Schaltern GS66508T verwendet (siehe Kapitel 4.1.2). Der Messaufbau der
Untersuchung ist in Abbildung 3.10a dargestellt. Ergänzend zu der Doppelpulsschaltung
(siehe Abb. 3.1) wird der Messshunt in Serie zur Induktivität geschaltet. Die „Clamping“-
Schaltung vermisst anschließend den Messshunt, woraus dann über eine Auswerteroutine
der Widerstand errechnet wird. Aus der Untersuchung wird der Abschnitt
v,
mask,load
ausgewertet.
Die ermittelten Ergebnisse in Abhängigkeit vom Strom sind in Abbildung 3.10 (c-d) in
Relation zu ihrem Sollwiderstand aufgetragen und zeigten, dass der Widerstand ab ca.
5 A
einen relativen Fehler unter
2 %
aufweist. Der Hauptgrund für die Ungenauigkeit
42
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Rm
L1
Ts1
Ts2
iMess,N
Clampingschaltung
ugs,1
ugs,2
(a)
Messschaltung für
IMess,N(übernommen aus [38])
0 5 10
-0.16
-0.14
-0.12
-0.1
-0.08
-0.06
© [2020] IEEE
(b) RSoll
=
5 mΩ
(übernommen aus [38])
0 5 10 15 20
-0.15
-0.1
-0.05
0
0.05
0.1
(c) RSoll = 30 mΩ
0 5 10 15 20
-0.1
-0.05
0
(d) RSoll = 60 mΩ
Abbildung 3.10: Vergleichsmessung mit Strommessshunts; relativer Fehler
bei niedrigen Strömen (
<5 A
) ist darin begründet, dass die zu messende Spannung der
„Clamping“-Schaltung im Verhältnis zur Messauflösung des Oszilloskops klein ist.
Die transienten Spannungspeaks von max.
8 V
, welche in die Messschleife einkoppeln
verhindern eine Anpassung der Auflösung des Oszilloskops. Ein weiterer Grund ist
die Messgenauigkeit des verwendeten Strommessmittels, welche vor dem Beginn der
Messung auf den maximal zu erwartenden Strompeak eingestellt ist. Diese Einstellung ist
erforderlich, da die verwendete Automatisierung bei Erstellung dieser Messungen keine
Messbereichseinstellung vornimmt. Daraus ergibt sich, dass bei sehr kleinen Strömen die
Messgenauigkeit nicht ausreicht und damit der berechnete Widerstand keine plausiblen
Werte liefert. Aus den genannten Gründen werden in dieser Arbeit, wenn nicht anders
begründet, keine Messungen mit einem Strom unter 5 A vorgenommen.
Die Vermessung des
RMess
=
5 mΩ
Shunts bei einem konstanten Strom über mehrere
Schaltzyklen und wiederholten Sequenzen in Abbildung 3.10b, demonstriert eine höhere
Abweichung (Messverfahren nach [38]). Der Mittelwert der Messung ist ca. 10%
unterhalb des Sollwertes. Die Streuung der Messwerte hat die gleiche Abweichung.
43
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
0 0.5 1 1.5 2
t (µs)
0
20
40
60
80
Abbildung 3.11:
Auswertungsbeispiel (GS66508T und
Io
=
20 A
) für ein Messsignal von
der Clampingschaltung
Zu berücksichtigen ist, dass die Abweichung im Bereich von
±400 µΩ
liegt. Bei
Untersuchungen von Transistoren mit einem kleinen Ron ist dies zu berücksichtigen.
Ein Beispiel für die Auswertung einer Transistorvermessung aus Kapitel 4.1.2 kann in
Abbildung 3.11 für die hart schaltende Konfiguration nachvollzogen werden.
Zuerst wird der
Ron,1
direkt nach dem Ladepuls evaluiert, um die Abweichung vom
Nominalwert zu erfassen. Der zweite Widerstandswert
Ron,2
zeigt den Widerstand direkt
nach dem Wiederzuschalten des Transistors. Um eine bessere Vergleichbarkeit zwischen
verschiedenen Untersuchungen zu gewährleisten und Änderungen besser hervorzuheben,
wird der Absolutwert der relativen Abweichung nach 3.1 berechnet.
∆Ron (︂io)︂=
Ron,2(︂io)︂
Ron,1(︂io)︂−1
(3.1)
3.1.3 Erweiterte Ron Messung
Die im Kapitel 3.1.2 vorgestellte Methode kann bei Untersuchungen im hart schaltenden
Betrieb negative Auswirkungen auf den beobachteten
Ron
haben. Aufgrund dessen, dass
der Laststrom durch den beobachteten Schalter und die Lastinduktivität aufgebaut wird
(vgl. Kapitel 3.1) kommt es zu einer Vorbelastung des DUT.
Eine Erweiterung stellt der in Abbildung 3.12a gezeigte Messaufbau dar. Sie verwendet
eine zusätzliche Hilfshalbbrücke (
TA
und
TB
) für die Untersuchung der Brücke (
Ts1
und
Ts2
). Die Vorladung der Induktivität wird durch die Spannungsquelle
U1
und den
Strompfad TAund Ts1 sichergestellt.
Sobald das Aufstromen der Induktivität beendet ist, schaltet die Hilfshalbbrücke den
Strompfad mit TBdauerhaft frei und TAsperrt die Vorladespannung U1.
44
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
TB
TA
Ts1
Ts2
U1
U2
Lo
Clampingschaltung
(a)
Messschaltung für die erweiter-
te Rds,on Messung
5 10 15 20 25
0
20
40
60
80
100
120
turn on
turn off
turn off
turn on
(b)
Gegenüberstellung der Schaltgeschwindigkeiten bei
einer erweiterten und normalen Doppelpulsuntersuchung
(erweitert: gestrichelt, normal: durchgezogen)
Abbildung 3.12:
Erweiterte
Ron
Messung, Schaltung und Vergleich mit der normalen
Doppelpuls-Messung
Die Untersuchung des Schaltverhaltens vom Transistors
Ts2
erfolgt analog zum
Doppelpulsverfahren mit dem Unterschied, dass der Transistor vor dem Messpuls
keine Strombelastung erfährt. Daraus ergibt sich eine direkte Vergleichbarkeit mit
der Untersuchung im weich schaltenden Betrieb. Ein Nachteil dieser Messmethode ist,
dass der Transistor
Ts1
mit Ausnahme des Messpulses die gesamte Stromzeitfläche
durchläuft.
Eine Gegenüberstellung der ermittelten Schaltgeschwindigkeiten der Halbbrücke (
Ts1
und
Ts2
) mit dem neuen Messverfahren (ohne Clampingschaltung) und dem Messverfahren
aus Kapitel 3.1 zeigt Abbildung 3.12b. Sie demonstriert eine gute Übereinstimmung
beider Messungen. Zu begründen ist es damit, dass die Hilfshalbbrücke (
TA
und
TB
)
keinen Einfluss auf das Schaltverhalten ausübt. Durch das Einbetten der Hilfshalbbrücke
in den unkritischen Strompfad von
Lo
erfährt diese keine transiente Spannungsänderung
und somit keine kapazitiven Umladeströme.
5 10 15 20
50
55
60
Abbildung 3.13:
Strom- und Spannungsabhängigkeit des dynamischen Durchlasswider-
stands von GaN- Transistoren, gemessen mit dem erweiterten Ron-Verfahren
45
3.1 Charakterisierung des Schaltverhaltens von Leistungshalbleitern
Ein signifikanter Vorteil dieses Messverfahrens ist die Möglichkeit der freien Wahl
der beiden Spannungsquellen. Die Spannungsquelle
U1
kann eine um ein Vielfaches
höhere Spannung aufweisen als die Messspannung
U2
, wodurch die Stromänderung
während des Messpulses reduziert wird. Es ist insbesondere bei Prototypen mit neuen
Halbleitermaterialien von Interesse, bei denen die elektrischen Grenzen des Halbleiters
unklar sind.
Des Weiteren sind Untersuchungen ab einer Messspannung von
U2
=
0 V
bei
maximalem Strom möglich. Mit diesem Vorteil sind dynamische
Ron
-Untersuchungen
bei sehr kleinen Spannungen durchführbar, wie die Abbildung 3.13 dokumentiert.
Diese Messung wird mit der Vergleichshalbbrücke aus Kapitel 4.1.2 (
Ts1
und
Ts2
) und
einer Hilfshalbbrücke mit normally-on GaN-Halbleitern durchgeführt. Sie demonstriert
wesentliche Effekte im Halbleiter, welche durch diese Messung so erst möglich sind. Bei
einer Messspannung von
U1
=
0 V
ist keine Änderung des
Ron,1
zu erkennen. Er weist
den nominalen Durchlasswiderstand aus. Bereits bei einer Spannung von
U1
=
10 V
ist
eine Stromabhängigkeit des
Ron,1
, ab einem Strom von
IL
=
10 A
zu erkennen, welche
bei höheren Spannungen erhalten bleibt. Ein weiteres Ergebnis, welches durch diese
Messmethode sichtbar wird, ist, dass der
Ron,1
bei
U1
=
50 V
und
U1
=
100 V
höher
liegt als bei U1= 400 V.
Für Prototypen von Transistoren ist dieses Messverfahren ein Informationsgewinn.
Aufgrund dessen, dass in der Arbeit Halbleiter aus der Serienfertigung im Einsatz sind,
wird diese Untersuchungsmethode nur angewandt, um Abklingverhalten des dynamischen
Ron zu dokumentieren.
3.1.4 Stromerfassung
In Abbildung 3.1 sind zwei Messungen des Ausgangsstroms
Io
dargestellt. Diese ist
mit einer Messzange von Tektronix und parallel dazu mit einem Pearson „Current
Monitor 110“ durchgeführt worden. In dieser Arbeit werden beide Messmittel bei den
Untersuchungen je nach Maximalstrom (siehe Tabelle 3.1) priorisiert.
Um einen Vergleich beider Messmittel zu erhalten, ist in Abbildung 3.14 der absolute
Fehler 3.14a und der relative Fehler 3.14b dargestellt. Für den Vergleich wird
der Tektronik Stromsensor als Referenz angenommen, da dieser ein kompensiertes
Hallsensormessverfahren verwendet und vor jeder Messreihe abgeglichen werden kann.
Tabelle 3.1: Verwendete Strommessmittel im Doppelpuls
Firma Serie max. Strom Genauigkeit
Tektronik TCP0030A 30 Arms ±1,5 %
Pearson Current Monitor 110 65 Arms +1 %
46
3.2 FEM Untersuchungen
0 10 20 30
-0.05
0
0.05
0.1
0.15
0.2
0.25
(a) absoluter Fehler
0 10 20 30
-0.06
-0.04
-0.02
0
0.02
0.04
0.06
(b) relativer Fehler (blau gefiltert) )
Abbildung 3.14: Vergleich der Strommessmittel Pearson und Tektronik
Der absolute Fehler verdeutlicht, dass bei steigenden Strom die beiden Messsensoren von
einander abweichen. Der relative Fehler zeigt hingegen mit einer annähernd konstanten
Abweichung von ca.
1 %
bei einem Strom
IL≧5 A
, dass der Fehler in einem akzeptablen
Bereich liegt und damit beide Messmittel für die Erfassung des Stroms plausible
Ergebnisse liefern.
3.2 FEM Untersuchungen
Auftretende Effekte bei den Untersuchungen der Leistungshardware sind in vielen Fällen
nur mit einer Schaltungssimulation erklärbar. Dabei müssen die parasitären elektrischen
Elemente des Schaltungsträgers (Platine) bekannt sein, um den Effekt nachzubilden.
Der komplexe Aufbau der mehrlagigen Platinen und die geometrischen Gegebenheiten
erschweren eine analytische Betrachtung [66, 67].
Deshalb wird für die Extraktion der parasitären Elemente die 3D-FEM Simulations-
software CST Studio Suite der Firma SIMULIA verwendet, welche das geometrische
Problem anhand von Tetraedern oder Hexaedern diskretisiert. Die Problemstellung
wird auf einfachere Anordnungen zurückgeführt [68, 69]. Die geometrische Zerlegung
von mehrlagigen Platinen benötigt hingegen eine hohe Anzahl dieser vereinfachten
Anordnungen um bspw. Kanten und Rundungen wiederzugeben.
Ist die Zielvorgabe, die gesamte Leistungselektronik mit allen benötigten elektrischen
Komponenten und der Platine in einer 3D-FEM Simulation zu untersuchen, so
überschreitet die Anzahl der vereinfachten Anordnungen schnell die Grenzen der zur
Verfügung stehenden Ressourcen, sei es durch den unverhältnismäßigen Zeitaufwand zur
Lösung des Problems oder die hohen Anforderungen an die Rechenhardware. Deshalb
47
3.2 FEM Untersuchungen
ist es erforderlich, vor der Betrachtung in einer FEM- Simulation die zu untersuchende
Hardware auf das Problem zu optimieren.
Für das bessere Verständnis wird die Herangehensweise am Beispiel der Extraktion der
Kommutierungszelle der Niedervoltbrücke für die Gewinnung der parasitären Induktivität
erläutert (Abb. 3.15 vgl. Kapitel 5.3.1). In Abbildung 3.15 sind die Schaltkreise anhand
.png
(a) Oberseite (b) Unterseite
Abbildung 3.15:
Extraktion der Komponenten aus einem Layout für die 3D-FEM
Simulation
ihrer Funktion farblich hinterlegt. Für den Kommutierungskreis (gelbe Fläche) ist die
Gatespannungserzeugung (blaue Fläche) oder der Gatekreis (grüne und rote Fläche) von
untergeordneter Rolle, da diese nicht zum Leistungspfad gehören und einen geringen
Einfluss auf die Induktivität haben.
Ansätze, den Gatekreis aufgrund von magnetischen Kopplungen zum Halbleiter zu
berücksichtigen sind in der Veröffentlichung [70] nachzulesen, werden aber hier nicht
weiter berücksichtigt.
Die Keramikkondensatoren in der grau hinterlegten Fläche gehören zum Leistungskreis.
Sie weisen in Bezug auf die Keramikkondensatoren in der gelben Fläche eine hohe
räumliche Entfernung aus. Sie üben nur einen spannungsstützenden Effekt bei niedrigen
Frequenzen aus. Auf die Kommutierung haben diese nur einen geringen Einfluss.
Bei der Betrachtung des Gatekreises ist aufgrund der Verwendung der Gate-Source-
Strecke des Halbleiters ein Teil der Kommutierungszelle involviert und muss daher mit
berücksichtigt werden (vgl. Abb. 3.15b Überlappung der gelben und grünen Fläche).
48
3.2 FEM Untersuchungen
Aus diesen Überlegungen müssen elektrische Komponenten in der Simulation mit
berücksichtigt und im Detail betrachtet werden. Für die Gatewiderstände werden die
3D-Modelle aus KiCad mit den Materialeigenschaften von Kupfer verwendet.
Die Keramikkondensatoren im Zwischenkreis sind als „MultiLayer Ceramic Capacitors“
(MLCC) ausgeführt. Die internen Dimensionen des MLCC in Bezug auf die gesamte
zu untersuchende Struktur ist sehr klein, was dazu führt, dass die Diskretisierung der
MLCC im Kommutierungskreis zu einem hohen Rechenaufwand führt.
0,0
mm
0,7
1,0
A/mm2
82,0
10,0
0
© [2021] IEEE
(a) Unterseite
0 0.2 0.4 0.6 0.8
0
20
40
© [2021] IEEE
(b) Unterseite
Abbildung 3.16:
Simulation eines MLCC Modells in einer 3D- FEM (Übernommen aus
[71])
Des Weiteren kommt hinzu, dass bei der Extraktion der parasitären Induktivität
in der Kommutierungszelle die Lösung in der Magnetoquasistatik gesucht wird, in
der Verschiebungsströme keine Berücksichtigung finden. Schlussfolgernd führen ideal
modellierte Kondensatoren keinen Strom in dieser Betrachtung. Sie müssen durch ein
geeignetes Model angenähert werden.
In Abbildung 3.16a links oben ist exemplarisch ein MLCC mit vier Lagen je Potential
abgebildet. Untersucht wird diese Anordnung in einer „Fullwave“ Simulation unter
Berücksichtigung aller zeitlichen Abhängigkeiten (inkl. Verschiebungsströme). Diese
Simulationsart fordert bei gleicher geometrischer Anordnung eine höhere Anzahl von
Diskretisierungselementen und einen höheren Rechenaufwand, weshalb sie bei der
Untersuchung des Leistungskreises in dieser Dissertation nicht zur Anwendung kommt
[67].
Das Modell des Kondensators wird für die Untersuchung auf eine Kupferplatte
gesetzt, dessen Ausdehnung um ein Vielfaches größer ist. Ein Querschnitt durch den
Untersuchungsbereich zeigt deutlich, dass die Stromdichte hin zur Kupferplatte zunimmt.
Besser demonstriert die Auswertung der Stromdichte entlang der Symmetrieachse dieses
Verhalten (vgl. Abbildung 3.16b) [71]. Anhand dieses Verlaufs wird das Ersatzmodell
entlang der ersten Lage verwendet, auch auf die Gefahr hin, dass der berechnete
Induktivitätswert durch die Vernachlässigung der anderen Lagen fehlerbehaftet ist.
49
3.2 FEM Untersuchungen
Für die Transistoren im Leistungskreis müssen speziell für die Leistungsstufen die
passenden Modelle erzeugt werden. Die Veröffentlichung [71] führt das Modell für den
GS61008T von GaN Systems ein, welcher aus den Simulationen dieser Dissertation
extrahiert ist.
Durch die Diskretisierung der zu untersuchenden Geometrien entsteht eine fehlerbehaftete
Darstellung des realen Aufbaus. Eine Abschätzung gibt die 3D-FEM Software als
relative geschätzte Fehler aus. Durch die Modellbildung der elektrischen Komponenten
(Kondensatoren, Transistoren usw.) ist die Abweichung nicht abschätzbar und kann
nur mittels Messungen validiert werden (vgl. Kapitel 5.3.1). Um weitere Abweichungen
zu vermeiden, wird in den Untersuchungen mit der 3D-FEM Software ein relativer
geschätzter Fehler <3% angestrebt.
50
4
Entwurf der HV-ANPC Brücke
Um die geforderte Zwischenkreisspannung und die Leistung zu erreichen, ist eine
ANPC-Multileveltopologie am aussichtsreichsten (vgl. Kapitel 2). Weiterhin ist deutlich
geworden, dass das ANPC-Konzept trotz seines erhöhten Schaltungsaufwandes zu
bevorzugen ist.
In diesem Kapitel werden zwei ANPC-Brücken betrachtet und verglichen. Anhand von
Messergebnissen wird deutlich gemacht, dass die ANPC-Brücke, aufgebaut auf einer
Platine hinsichtlich Schaltverhalten und ihren thermischen Eigenschaften zu bevorzugen
ist und somit in der Endanwendung zum Einsatz kommt.
4.1 Vorstellung der beiden ANPC-Brücken
(a) ANPC-GaN Systems Brücke (b) ANPC-TI Brücke
Abbildung 4.1: Übersicht der beiden ANPC-Brücken
Die Darstellung 4.1 zeigt beide ANPC-Brücken und stellt den Unterschied im
mechanischen Aufbau gegenüber. Die ANPC-Brücke in Abbildung 4.1b ist mit kompletten
Evaluationshalbbrücken von TI und mit den Transistoren der Serie LMG3410-R070,
welche normally-on GaN-Transistoren in einer modifizierten Kaskodenstruktur verwendet,
aufgebaut [72]. Der Entwurf der zweiten ANPC-Brücke (Abb. 4.1a) ist mit normally-off
51
4.1 Vorstellung der beiden ANPC-Brücken
Transistoren von GaN Systems erstellt und bildet eine vollständige ANPC-Brücke auf
einem Printed Circuit Board (PCB) ab [44][73].
Für einen besseren Vergleich beider ANPC-Brücken werden zunächst die beiden
Transistortypen vorgestellt und messtechnisch in einer Halbbrücke untersucht. Dieser
Vergleich soll zeigen, wie sich die Transistoren in einer optimierten Halbbrücke verhalten,
um Rückschlüsse auf Effekte bei der Untersuchung der ANPC Konfiguration zu gewinnen.
4.1.1 TI Transistor LMG3410-R070
Der TI-Transistor verwendet intern einen normally-on GaN-Transistor, welcher durch
einen Field Effect Transistor (FET) in Serie geschützt ist (siehe Abbildung 4.2).
GaN
FET
Schutzbeschaltung
Abbildung 4.2: TI-Transistor interne Struktur (vgl. [72, S. 13])
Diese Schutzmaßnahme ist zwingend notwendig, um die geforderte Selbstsperrfähigkeit
der Transistoren zu gewährleisten. Die am häufigsten vorkommenden Schaltungstopolo-
gien in der Leistungselektronik sind Halbbrücken, wie in Abbildung 3.1 dargestellt. Bei
einem Verlust der Gatetreiberversorgungsspannung würde der normally-on Transistor
leitend und den Zwischenkreis kurzschließen. Um diesen Fall zu verhindern, ist der FET
in Serie verschaltet und im normalen Betrieb dauerhaft eingeschaltet, und wirkt als
ohmscher Leitwiderstand.
Die Kaskode ist als gesamte Struktur inklusive Treiber in einem integrierten Schaltkreis
(IC) verfügbar, was die sichere Funktionalität gewährleistet. Für die Vermessung des
Schalters und den Aufbau der ANPC-Brücke kommt das Evaluationsboard LMG3410-
HB-EVM von TI zum Einsatz, mit der vom Werk eingestellten Konfiguration. Dadurch
ist eine theoretische Einschaltgeschwindigkeit von ca. dv
dt= 100 V/ns möglich.
Die Charakterisierung der Kaskode nach Kapitel 3.1 zeigt die Abbildung 4.3. Das
Ausschaltverhalten (Abb. 4.3a links) weist geringe Ausschaltschwingungen mit zusätzlich
guter Dämpfung auf.
Die schaltbedingte Überspannung bei
20 A
von ca.
60 V
über der Zwischenkreisspannung
von
UDC
=
400 V
ist vergleichsweise gering, wodurch eine sichere Reserve zur maximalen
52
4.1 Vorstellung der beiden ANPC-Brücken
0 0.02 0.04 0.06
t (µs)
0
100
200
300
400
0 0.02 0.04 0.06
t (µs)
0
100
200
300
400
(a) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen.
5 10 15 20
0
20
40
60
80
100
120
turn on
turn off
(b)
Ein- (turn on) und Ausschaltgeschwindig-
keiten (turn off)
5 10 15 20
20
30
40
50
60
70
(c) Überspannung beim Ausschaltvorgang
Abbildung 4.3: Schaltverhalten der Halbbrücke LMG3410-HB-EVM bei UDC = 400 V
Sperrspannung von
UDS,max,abs
=
600 V
vorliegt (vgl. Abb. 4.3c) [72]. Das gilt auch
unter der Berücksichtigung, dass die reale Überspannung am Transistor im IC höher
ausfällt, was sich aufgrund der räumlichen Entfernung der Messstelle zum Transistor und
dem damit nicht berücksichtigten Spannungsabfall über den parasitären Induktivitäten
erklären lässt.
Beim Einschaltvorgang (Abb. 4.3a rechts) ist kaum ein induktiver Einbruch zu notieren,
was für ein gutes niederinduktives Layout spricht. Die Einschaltgeschwindigkeit mit ca.
du
dt= 110 V/ns erfüllt die Spezifikation von TI (Abb. 4.3b).
Bei der Betrachtung des Einschaltwiderstandes
Ron
zeigt sich in Abbildung 4.4 sowohl
bei der hart- als auch der weich schaltenden Untersuchung nach Kapitel 3.1.2, dass
der Durchlasswiderstand selbst bei unterschiedlichen Strömen konstant bleibt. Ein
dynamischer Anteil des Einschaltwiderstandes zwischen den Pulsen
tlp
und
tfp
ist in
53
4.1 Vorstellung der beiden ANPC-Brücken
beiden Untersuchungen nicht zu beobachten. Der
Ron
zeigt kein außergewöhnliches
Verhalten. Daher gibt es keinen Anlass weitere Untersuchungen durchzuführen.
0 0.1 0.2 0.3 0.4 0.5 0.6
t(µs)
50
60
70
80
(a) hart schaltende Untersuchung nach Kapitel 3.1.2
0 0.1 0.2 0.3 0.4 0.5 0.6
t (µs)
50
60
70
80
(b) weich schaltende Untersuchung nach Kapitel 3.1.2
Abbildung 4.4:
LMG3410-R070: Zeitlicher dynamischer
Ron
bei unterschiedlichen
Strömen und UDC = 400 V
Grundlegend für die spätere Betrachtung und Diskussion der ANPC-Brücke ist, dass
der Transistor-IC eine integrierte Sicherheitsabschaltung besitzt, deren Parameter in der
Tabelle 4.1 aufgeführt sind.
Tabelle 4.1: Parameter der Sicherheitsabschaltung (vgl. [72] )
Parameter Symbol Wert Einheit
Überstromgrenze Itrip 22 <36 <50 A
Temperaturlimit Ttrip 165 ◦C
Bei Überschreitung eines in der Tabelle 4.1 aufgelisteten Werte schaltet der Halbleiter
in einen sicheren Zustand. Kapitel 4.2.1 diskutiert die Konsequenzen, welche sich für die
ANPC-Brücke durch diese Sicherheitsfunktionen ergeben.
Zusammenfassend zeigen die Untersuchungen dieser Halbbrücke, dass sie ein außerge-
wöhnlich gutes Schaltverhalten aufweist und der
Ron
nach dem Einschaltvorgang stabil
bleibt. Basierend auf den Messergebnissen kann die Annahme getroffen werden, dass
dieser GaN-Leistungstransistor eine gute Wahl für die Entwicklung der ANPC-Brücke
darstellt.
54
4.1 Vorstellung der beiden ANPC-Brücken
4.1.2 GaN Systems Schalter GS66508T
Der normally-off Transistor von GaN Systems GS66508T bringt die notwendige
Bedingung der Selbstsperrfähigkeit durch seine interne Gate-Struktur mit, wodurch kein
weiterer selbstsperrender FET in Serie benötigt wird.
Diese Transistoren kommen in der ANPC-Brückenlösung zum Einsatz, weshalb die
Entwicklung einer zusätzlichen Halbbrücke erforderlich ist, um dessen Untersuchungser-
gebnisse mit der ANPC-Brücke zu vergleichen.
Der Footprint der GaN Systems Halbbrücke ist äquivalent zur TI-Halbbrücke gewählt
und passt dadurch auf das Adapterboard aus der TI-Messung (siehe Abbildung 4.5).
Auf eine detaillierte Beschreibung des Halbbrückendesigns wird hier verzichtet [74].
Abbildung 4.5: GaN Systems GS66508T Halbbrücke (Footprint aus [72])
Die Untersuchungen werden auf Grundlage der nachfolgenden elektrischen Randbedin-
gungen und Konfigurationen durchgeführt.
Tabelle 4.2: Parameter für die Messung der GaN Systems Halbbrücke
Parameter Symbol Wert Einheit
Chargennummer - 0864 -
pos. Gatespannung Ugp 6,0 V
neg. Gatespannung Ugn −2,0 V
Gateeinschaltwiderstand Ron 5,6 Ω
Gateausschaltwiderstand Roff 1,0 Ω
In Abbildung 4.6 ist die Auswertung der durchgeführten Schaltercharakterisierungen
dargestellt. Sie zeigen eine GaN-typische Einschaltgeschwindigkeit von ca.
80 V
ns
mit
einem geringen induktiven Einbruch (Abb. 4.6a turn-on).
Die Ausschaltvorgänge (turn-off) in Abbildung 4.6b demonstrieren, dass während
des Spannungsanstiegs eine Oszillation erkennbar ist, welche durch die ausreichende
Eigendämpfung schnell abklingt.
55
4.1 Vorstellung der beiden ANPC-Brücken
0 0.02 0.04 0.06
t (µs)
0
200
400
0 0.05 0.1
t (µs)
0
200
400
(a) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen
5 10 15 20
0
20
40
60
80
100
turn on
turn off
(b)
Ein- (turn on) und Ausschaltgeschwindig-
keiten (turn off)
5 10 15 20
10
20
30
40
50
60
(c) Überspannung beim Ausschaltvorgang
Abbildung 4.6:
Schaltverhalten der Halbbrücke mit den GS66508T Transistoren bei
UDC = 400 V
Die gemessene Ausschaltspitzenspannung von
455 V
ist bei einer maximalen transienten
Sperrspannung von
750 V
für
1µs
ein zufriedenstellendes Ergebnis (vgl. Abbildung 4.6c)
[12]. Die Messstelle befindet sich in dieser Untersuchung so nah wie möglich an dem zu
untersuchenden Transistor, und kann trotzdem nicht die Sperrspannung des Transistors
absolut wiedergeben.
Ein ca.
295 V
großer Abstand zur maximalen transienten Sperrspannung bei einem
Drainstrom von
id
=
20 A
stellt eine ausreichend große Reserve dar. Aus Systemsicht
der späteren ANPC-Brücke ist der maximale Abschaltstrom von
id
=
20 A
ausreichend,
um in einem Überstrom-Fehlerfall sicher abschalten zu können.
Für den Abgleich mit dem Datenblatt und der späteren Vergleichbarkeit mit den
dynamischen
Ron
-Untersuchungen ist in Abbildung 4.7 die Messung des
Ron
über
die Temperatur gezeigt [74]. Ein auffälliger Messpunkt ist der Widerstand bei der
Umgebungstemperatur von
25 ◦C
. Dieser Wert ist mit einem
Ron
=
43,8 mΩ
gegenüber
dem Nominalwert aus dem Datenblatt um ∆
Ron
=
6 mΩ
geringer. Es ist zu beachten, dass
dieser Wert eine Momentaufnahme der aktuellen Serie darstellt. In den nachfolgenden
56
4.1 Vorstellung der beiden ANPC-Brücken
20 40 60 80 100 120 140 160
50
100
150
Abbildung 4.7:
GS66508T:
Ron
über die Temperatur (Messdaten aus der betreuten
Abschlussarbeit [74] übernommen)
Messungen werden Transistoren derselben Charge verwendet, weshalb davon ausgegangen
wird, dass die Temperaturmesskurve ihre Gültigkeit behält.
0 0.2 0.4 0.6 0.8 1
t(µs)
0
20
40
60
80
(a) Zeitlicher dynamischer Ron bei unterschiedlichen Strömen bei 400 V Zwischenkreisspannung
5 10 15 20
0.05
0.1
0.15
0.2
(b) dynamischer Ron über den Strom bei unterschiedlichen Zwischenkreisspannungen
Abbildung 4.8: Ron
-Messung für die Halbbrücke GS66508T; hart schaltende Konfigura-
tion
In Abbildung 4.8a ist die zeitliche Erfassung der
Ron
-Untersuchung für eine hart
schaltende Konfiguration dargestellt. Die Messung und Auswertung erfolgte nach den in
Kapitel 3.1.2 beschriebenen Methoden.
Die Messung zeigt zum einen den Widerstand direkt während des Ladepulses (
tlp
), mit
dem Nominalwert des Transistors von
50 mΩ
, welcher mit
8 mΩ
höher liegt im Vergleich
zum gemessenen Widerstand aus der Temperaturmessung (vgl. Abb. 4.7 bei
25 ◦C
). Eine
thermische Ursache aufgrund des Ladepulses ist auszuschließen, da sonst ein wesentlicher
Unterschied zwischen der 10 A und 20 A Messung erkennbar sein müsste.
57
4.1 Vorstellung der beiden ANPC-Brücken
Abbildung 4.8a demonstriert ein häufig beobachtetes Verhalten von normally-off GaN
Halbleitern während des Pulses
tfp
. Nach einer kurzen Sperrdauer zwischen
tlp
und
tfp
erhöht sich der
Ron
im Bezug auf seinen Ladepulswert. Verdeutlicht wird die Situation
in Abbildung 4.8b als relative Abweichung bezogen auf den Widerstand am Ende des
Ladepulses (vgl. Abbildung 3.11). Der
Ron
steigt sowohl über den Strom als auch über die
Spannung an. Dieses Phänomen wird in der Literatur als „trapping effects“ beschrieben
[75]. Wie dieser Effekt im Halbleiter selbst entsteht, soll nicht Gegenstand der weiteren
Diskussion sein, da es sich um ein kommerzielles Bauteil handelt und darauf wenig
Einfluss genommen werden kann. Für ein weiterführendes Verständnis sei hier auf die
Literatur verwiesen [67, 32, 75].
Aus Systemsicht hat ein erhöhter
Ron
erhöhte Leitverluste zur Folge, was sich auf die
maximal mögliche Leistung und Effizienz der späteren ANPC-Brücke auswirkt. Um
zu verstehen, von welchen elektrischen Größen dieser Effekt abhängig ist, wird eine
erweiterte
Ron
-Messung nach Kapitel 3.1.3 durchgeführt. Abbildung 4.9a zeigt, dass der
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
t(µs)
0
20
40
60
80
(a) Zeitlicher dynamischer Ron bei unterschiedlichen Strömen bei 400 V Sperrspannung
10 11 12 13 14 15 16 17 18 19 20
0
0.01
0.02
(b) dynamischer Ron über Strom bei unterschiedlichen Sperrspannungen
Abbildung 4.9:
Erweiterte
Ron
Messung für die Halbbrücke GS66508T; hart schaltend
Ron
nach der Ladesperrzeit (
t < 0µs
) und der kurzen Sperrzeit zwischen den Messpulsen
sich kaum verändert. Die Auswertung der relativen Abweichung zwischen dem
Ron,1
und
Ron,2
weist auf einen minimalen Einfluss der Sperrspannung hin, welcher sich unterhalb
von
2 %
bewegt. Unterschiedliche Ströme hingegen erzeugen keine signifikante Änderung,
was bedeutet, dass diese eine untergeordnete Rolle spielen. Für ein weiterführenden
Vergleich des
Ron
wurde die Untersuchung für eine weich schaltende Konfiguration
durchgeführt, Abbildung 4.10 zeigt die Auswertung. Der weich schaltende Betrieb
58
4.1 Vorstellung der beiden ANPC-Brücken
0 0.2 0.4 0.6 0.8 1
t(µs)
20
40
60
Abbildung 4.10:
Zeitlicher dynamischer
Ron
bei unterschiedlichen Strömen bei
400 V
Sperrspannung, weich schaltende Konfiguration (Messdaten aus der Abschlussarbeit [74])
zeigt einen konstanten Durchlasswiderstand in beiden Messpulsen. Aufgrund dessen,
dass sowohl in der hart, als auch in der weich schaltenden Konfiguration der Puls
tmp
eine identische Pulszeit aufweist, liegt bei beiden die gleiche Spannungszeitfläche an.
Schlussfolgernd kann gesagt werden, dass die Sperrspannung nicht der alleinige Grund
für die Erhöhung im zweiten Puls in der hart schaltenden Konfiguration ist, ansonsten
müsste in der weich schaltenden Konfiguration der gleiche Effekt beobachtet werden.
Weiterhin zeigt das weiche Schalten einen deutlich geringeren Wert von
Ron
=
44 mΩ
,
was in etwa dem Wert aus der Temperaturuntersuchung bei
Tamb
=
25 ◦C
entspricht (vgl.
Abb. 4.7). Durch den Stromfluss von Source zu Drain im Transistor existiert eine interne
Mitkopplung in der Gate-Source Spannung, was den niedrigeren Einschaltwiderstand zu
mindestens teilweise erklären könnte. Diese Mitkopplung müsste bei unterschiedlichen
Strömen unterschiedlich stark ausgeprägt sein, was bei dem Vergleich von
10 A
und
20 A
nicht der Fall ist. Deshalb ist davon auszugehen, dass die beobachtete Differenz von
8 mΩ
(vgl. Abb. 4.8a) zwischen dem weichen und harten Schalten, Rest-trapps aus dem
Einschaltvorgang für den Ladepuls (tlp) ist.
0 1 2 3 4 5 6 7 8
t (µs)
45
50
55
60
65
Abbildung 4.11:
Abklingverhalten des dynamischen
Ron
in der erweiterten
Ron
-Messung
bei unterschiedlichen Strömen bei 400 V Sperrspannung, hart schaltende Konfiguration
In Abbildung 4.11 ist das Abklingverhalten des
Ron
zu sehen, welches nach ca.
6µs
sich
deutlich verringert hat. Nach einem Schaltvorgang ist dieser Effekt wieder im vollem
Umfang ausgeprägt.
59
4.2 ANPC-Brücken
Die durchgeführten Untersuchungen lassen den Schluss zu, dass die gezeigte dynamische
Erhöhung des
Ron
eine Ursache des hart schaltenden Vorgangs ist. In der Endkon-
figuration schalten die Transistoren im ZVS, wodurch die hier gezeigte dynamische
Erhöhung kaum eine Rolle spielt. Selbst bei einer Erhöhung von maximal
20 %
steigen
die Leitverluste laut Simulation nur um ca. ∆
PHVCL
=
1,8 W
an. Das ist durchaus eine
vertretbare Verschlechterung (vgl. Kapitel 2.4.1). Die Untersuchungen zeigen, dass sich
die Transistoren für die Umsetzung in der ANPC-Brücke eignen.
4.2 ANPC-Brücken
Mit den vorgestellten Halbleitern sind zwei in ihrer Aufbautechnik sehr verschiedene
ANPC-Brücken entstanden. Die ANPC-Brücke mit den TI-Halbbrücken ist zeitlich
betrachtet die erste Umsetzung. Zum Zeitpunkt der Entwicklung wird das niederinduktive
Layout der TI-Halbbrücke mit der normally-on Kaskode als Vorteil angesehen.
Dieses Kapitel legt dar, dass bei den Untersuchungen Problemfälle auftraten, welche
eine Verwendung der TI ANPC-Brücke für die Zielstellung erschweren. Zwangsläufig ist
eine weitere kompakt aufgebaute ANPC-Brücke auf einer einzelnen Platine im Rahmen
einer betreuten Masterarbeit entstanden [44].
4.2.1 TI-ANPC-Brücke
In Abbildung 4.12a ist die gewählte Aufteilung der Halbbrücken auf die ANPC-
Topologie dargestellt und richtet sich nach den im Kapitel 2.1.2 erarbeiten kritischen
Kommutierungszellen. Die Halbbrücken A und B kommen unverändert zum Einsatz. Bei
DC+
N
DC−
T1
T2
T3
T4
T6
T5
A
B
C
(a) Aufteilung Halbbrücken
A
C
B
(b) Aufteilung Halbbrücken
Abbildung 4.12:
Aufteilung der Halbbrücken A, B und C in der TI-ANPC-Konfiguration
60
4.2 ANPC-Brücken
der Ausgangshalbbrücke C hingegen ist ein Entfernen der Zwischenkreiskondensatoren
erforderlich, da sonst eine hohe Kapazität zwischen A und B existiert. Jeder Potenti-
alwechsel der Ausgangsspannung erzwingt das Umladen der Kapazität, was zu einer
hohen Umladeenergie führt und die ANPC-Brücke unnötig belastet. Eine geringfügige
kapazitive Kopplung aufgrund der Zwischenkreisführung im Layout der TI-Halbbrücke
ist unumgänglich, trotz Entfernung der Zwischenkreiskondensatoren [76].
Fehlerfallanalyse
Wie bereits in Kapitel 4.1.1 beschrieben, verfügt der TI-GaN-Halbleiter über Sicher-
heitsmechanismen, welche dazu führen, dass der Schalter im Fehlerfall in einen sicheren
Zustand übergeht. Dieses Verhalten kann im Hinblick auf die in einer Multileveltopologie
erforderlichen Freilaufpfade verheerende Folgen haben. In Abbildung 4.13 ist ein Szenario
skizziert, in dem der Transistors
T2
aufgrund einer Grenzwertüberschreitung abschaltet.
Für das Beispiel ist hier die Temperatur gewählt. Vor dem Fehlerfall (Abb. 4.13a) ist
die Ausgangsspannung der ANPC-Brücke auf
DC+
geklemmt und der Strom fließt in
der eingezeichneten elektrischen Richtung.
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(a)
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vT2
(b)
Abbildung 4.13: ANPC-Brücke: Transistor T2schaltet aufgrund eines Fehlers ab.
In Abbildung 4.13b schaltet der Transistor
T2
durch das Erreichen einer Übertemperatur
ab. Dies hat zur Folge, dass der Strompfad zu
DC+
für die eingezeichnete Stromrichtung
unterbrochen ist und der Strom auf den rückwärts leitenden Kanal der Transistoren
T3
und
T4
wechseln muss. Da in diesem Schaltzustand der ANPC-Brücke der Transistor
T1
aktiv ist, kann dieser keine Sperrspannung aufnehmen. Folglich sperrt
T2
die gesamte
Zwischenkreisspannung und überschreitet die zulässige Sperrspannung.
Um das Problem besser zu verdeutlichen, wurde ein Schaltzyklus mit dem Transistor
T2
im Fehlerfall mit einer gesamten ANPC-Zwischenkreisspannung von
UDC
=
400 V
in
dem realen Aufbau nachgestellt und vermessen (Abb. 4.14). Nach dem Vorladen des Zwi-
schenkreises sperrt der Transistor
T2
die halbe Zwischenkreisspannung (
0µs< t < 10 µs
).
61
4.2 ANPC-Brücken
0 5 10 15 20 25 30 35 40 45
0
100
200
300
400
-10
0
10
20
Abbildung 4.14:
TI-ANPC-Brücke, nachgestellter Fehlerfall in einer Messung, unzulässi-
ges Abschalten von T2;uds,T2und iLo
Im Anschluss wird
T2
zugeschaltet, um den Strom wie in Abbildung 4.13a aufzubauen
(
10 µs< t < 40 µs
). Mit dem erzwungenen Fehlerabschalten von
T2
(siehe Abb. 4.13b
t > 40 µs) muss der Transistor die gesamte Zwischenkreisspannung aufnehmen.
Die verwendeten TI-Schalter verfügen über ein Fehlersignal, welches an die übergeordnete
Steuereinheit weitergeleitet wird. Dieses ist aufgrund der Signaldurchlaufzeiten der
Hardwarekomponenten (Digitalisolatoren, FPGA usw.), welche sich zwischen
10 ns
und
40 ns
bewegen, nicht schnell genug, um
T1
innerhalb der kurzen Kommutierungsdauer
von GaN-Transistoren abzuschalten.
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(a)
DC+
N
DC−
T1
T2
T3
T4
T6
T5
(b)
DC+
N
DC−
T1
T2
T3
T4
T6
T5
vT2
vT4
(c)
Abbildung 4.15: ANPC-Brücke: Transistor T2schaltet aufgrund eines Fehlers ab.
Eine Möglichkeit den Fehlerfall zu umgehen wäre, den Schalter
T6
zusätzlich einzuschal-
ten, wie in Abbildung 4.15 gezeigt. Dadurch kommutiert im Fehlerfall der Strom von
T2
auf den N-Pfad
T6
,
T3
(Abb. 4.15c) und die sichere Aufteilung der Zwischenkreisspannung
auf zwei Transistoren kann gewährleistet werden.
Für den normalen Betrieb ist diese Schalterstellung der ANPC-Brücke zu diskutieren.
Fließt der Strom wie in Abbildung 4.15a eingezeichnet und die Brücke durchläuft
einen Wechsel der Ausgangsspannung von
DC+
zu N, so schaltet im ersten Schritt
62
4.2 ANPC-Brücken
der Transistor
T1
ab und der Strom muss kommutieren (vgl. Abb. 4.15b). Für die
Kommutierung existieren zwei Wege:
T5
,
T2
und
T6
,
T3
. Wie genau der Strom sich
aufteilt ist nicht eindeutig determiniert, da dies von der Streuinduktivität und den
Layoutwiderständen abhängig ist. Schlussfolgernd muss anhand der Fehlerfallanalyse
sichergestellt werden, dass die TI-ANPC-Brücke keine Grenzwerte überschreitet, damit
ein unkontrolliertes Abschalten verhindert wird.
Schaltverhalten
Die Untersuchung des Schaltverhaltens nach Kapitel 3.1.1 zeigt die Abbildung 4.16 für
den Transistor
T5
der Halbbrücke A und
T4
der Halbbrücke B. Die jeweiligen nicht
beteiligten Zwischenkreise sind kurzgeschlossen, um das unbeabsichtigte Laden derer zu
verhindern.
Die Ergebnisse der Untersuchungen sind in Abbildung 4.16 exemplarisch für einen
Laststrom von
IL
=
20 A
und eine Zwischenkreisspannung von
UDC
=
400 V
abgebildet.
Für den besseren Vergleich zeigt die Auswertung parallel die Messung der Halbbrücke
aus Kapitel 4.1.1.
Der zeitliche Verlauf des Ausschaltereignisses für den Transistor
T5
verdeutlicht, dass
eine weitere Oszillation gegenüber der Halbbrücke angeregt wird, welche in Abbildung
4.16a links exemplarisch gekennzeichnet ist.
Die Oszillation nach dem Abschaltereignis zeigt eine annähernd identische Periodendauer
mit einer geringeren Dämpfung gegenüber der Halbbrücke (vgl. Ausschnittsvergrößerung
in Abbildung 4.16b).
Ein vergleichbares Verhalten zeigt der Transistor
T4
der ANPC-Brücke im Vergleich mit
der Halbbrücke. Beim Ausschaltvorgang von
T4
ist eine überlagerte zweite Schwingung
erkennbar, wenn auch nicht so dominant ausgeprägt wie bei
T5
(vgl. Markierung in
Abb. 4.16d). Die Ausschaltoszillation zeigt hier eine vergleichbare Periodendauer zur
einzelnen Halbbrücke.
Die auftretende zweite Resonanzfrequenz während des Spannungsanstieges ist in
der einzelnen Halbbrücke nicht identifizierbar. Schlussfolgernd kann das Layout der
ANPC-Brücke ein spezifischer Faktor für die Erzeugung dieser Resonanz sein. Einen
Ansatz zur Erklärung können die Einschalt- und Ausschaltgeschwindigkeiten über den
Strom in Abbildung 4.16c und Abbildung 4.16f für beide Transistoren liefern. Die
Einschaltgeschwindigkeit (turn-on) ist um ca.
20 V/ns
geringer im Vergleich zur der
einzelnen Halbbrückenkonfiguration, was ein Indiz für das Umladen einer höheren
Ausgangskapazität ist.
63
4.2 ANPC-Brücken
0 0.02 0.04 0.06
t(µs)
0
200
400
0 0.02 0.04 0.06
t(µs)
0
200
400
(a) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen. ANPC T5und HB T2
0.04 0.045 0.05 0.055
t (µs)
380
400
420
440
460
(b) Ausschnittsvergrößerung Abb. 4.16a
5 10 15 20
0
50
100
(c)
Ein- (turn on) und Ausschaltgeschwindig-
keiten (turn off)
0 0.02 0.04 0.06
t(µs)
0
200
400
0 0.02 0.04 0.06
t(µs)
0
200
400
(d) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen. ANPC T4und HB T2
0.035 0.04 0.045 0.05 0.055
t (µs)
360
380
400
420
440
460
(e) Ausschnittsvergrößerung Abb. 4.16d
5 10 15 20
0
50
100
(f)
Ein- (turn on) und Ausschaltgeschwindig-
keiten (turn off)
Abbildung 4.16:
TI-ANPC-Brücke: Transistoren
T5
,
T4
im Doppelpulstest bei
UDC
=
400 V
, hart schaltend im Vergleich mit dem
T2
aus der Halbbrückenuntersuchung (vgl.
Kapitel 4.1.1).
64
4.2 ANPC-Brücken
Die Ausschaltgeschwindigkeit (turn-off) ist deutlich langsamer als für die einzelne
Halbbrücke und damit ein weiterer Hinweis dafür, dass die Ausgangskapazität der
ANPC-Halbbrücken A und B signifikant gestiegen ist.
Dass eine erhöhte Ausgangskapazität im Vergleich zur einzelnen Halbbrücke beim
Umladen vorliegt, wurde bereits in Kapitel 3.1.1 herausgearbeitet. Angenommen
wurde, dass die Ausgangskapazität um
1
3
ansteigt. Unter der Annahme, dass bei dem
Ausschaltvorgang nur die Kapazitäten wirken und keiner der beteiligten Transistoren in
der Totzeit zuschaltet, müsste die Ausschaltgeschwindigkeit ebenfalls um
1
3
geringer im
Vergleich zur einzelnen Halbbrücke sein. Diese Annahme trifft mit einer 60% geringeren
Ausschaltgeschwindigkeit nicht zu.
Die Auswertung der Ausschaltgeschwindigkeit erfolgt nach Kapitel 3.1 in den Grenzen
von 20% und 80% bei
400 V
. Damit ist das Plateau in Abbildung 4.16a (links, rote
Markierung) und die geringere Geschwindigkeit in Abbildung 4.16d (links, zeitlich
nach der roten Markierung) in der Auswertung mit inbegriffen und erklärt die geringere
ausgewertete Ausschaltgeschwindigkeit. Dieses Schaltverhalten, insbesondere das Plateau
ist ungewöhnlich, da solche Effekte meist durch Überlagerungen von niederfrequenteren
Oszillationen entstehen.
Durch den komplexen Aufbau der ANPC-Brücke ergibt sich exemplarisch für den Versuch
mit der ANPC-Halbbrücke A die Abbildung 4.17a. Der negative Zwischenkreis ist wie
zuvor beschrieben auf
0 V
geklemmt. Daraus ergibt sich nach der Masche
M1
(Gl. 4.1),
dass die Spannung über den Transistoren T6und T4ebenfalls 0 V ist.
DC+
N
DC−
T1
T2
T3
T4
T5
T6
UDC
ON
M2
M1
IL
(a) ANPC-Halbbrücke A
DC+
N
DC−
T1
T2
T3
T4
T5
T6
UDC
ON
M4
M3
IL
(b) ANPC-Halbbrücke B
Abbildung 4.17: TI-ANPC-Brücke, beteiligte Schalter beim Schaltvorgang
M1: 0 = uT6+uT4(4.1)
M2: 0 = uT5+uT6−uT3−uT2(4.2)
65
4.2 ANPC-Brücken
T1
und
T5
werden aktiv gesteuert, während
T2
immer durchgeschaltet ist. Nach der
Masche
M2
(Gl. 4.2) und
M1
ergibt sich, dass der Transistor
T3
die Sperrspannung
von
T5
aufnehmen muss. Beim Umladevorgang der Halbbrücke A zeigt sich, dass der
Laststrom
IL
den Transistor
T3
mit umlädt und es stellt sich die Frage, wie sich
die Transistorspannung von
T3
verhält, wenn
T5
sein Potential ändert. Die gleiche
Fragestellung ergibt sich für die Transistorspannung von
T2
wenn der Transistor
T6
schaltet. In Abbildung 4.18 ist der Vergleich der Transistorspannungen von T5und T3
dargestellt. Dabei ist festzustellen, dass die Überspannung von
T3
weit höher ausfällt
0 0.02 0.04 0.06
t (µs)
0
200
400
0 0.02 0.04 0.06
t (µs)
0
200
400
Abbildung 4.18: TI-ANPC-Brücke, Änderung von uDS,T3 beim Umladen von T5
und die ausgebildete Resonanzfrequenz eine höhere Periodendauer sowie eine geringere
Dämpfung aufweist, im Vergleich zu T5.
Während in der ANPC-Halbbrücke A der Spannungswechsel von
T3
parallel mit dem zum
T5
erfolgt, sind bei der Untersuchung der ANPC-Halbbrücke B die Spannungsverhältnisse
am Transistor
T2
gegenläufig, was bedeutet, dass
T2
die Sperrspannung von
T4
übernimmt (vgl. Abb. 4.17b).
0 0.02 0.04 0.06
t (µs)
0
200
400
600
800
0 0.02 0.04 0.06
t (µs)
0
200
400
600
800
Abbildung 4.19: TI-ANPC-Brücke, Änderung von uDS,T2 beim Umladen von T4.
Dabei zeigt sich das in Abbildung 4.19 dargestellte Messergebnis. Aufgrund dessen, dass
die Spannungsänderung mit ca.
90 V/ns
beim Zuschalten von
T4
wesentlich schneller
erfolgt als das Umladen der Ausgangskapazitäten, hervorgerufen durch den Laststrom
beim Abschalten (vgl. Abb. 4.16f), wird die Resonanz in der Halbbrücke von
uDS,T2
deutlich stärker angeregt. Es entsteht über dem Transistor
T2
eine Sperrspannung von
uds,T2= 800 V, welche somit die zulässige Bauteilparameter überschreitet.
66
4.2 ANPC-Brücken
Um diese transiente Sperrspannung zu verringern, kann die Schaltgeschwindigkeit
minimiert werden, um die ungewollte Anregung der Resonanz zu verringern. Es stellt
sich die Frage, in welchem Bereich diese sein müsste, um keine unerlaubte Überspannung
zu provozieren. Abbildung 4.20 zeigt die maximal gemessene Transistorspannung von
T2
und
T3
in Abhängigkeit der Einschaltgeschwindigkeit von
T4
und der Ausschaltge-
schwindigkeit von
T5
. Diese Konfigurationen wurden so gewählt, dass die jeweiligen
Schaltgeschwindigkeiten abhängig vom Laststrom sind (
T4
weich,
T5
hart schaltende
Konfiguration). Die Schaltgeschwindigkeiten steigen mit dem Laststrom wie erwartet
6 8 10 12 14 16 18 20 22 24 26
0
100
200
300
0
20
40
Abbildung 4.20:
TI-ANPC-Brücke, Überspannung ∆
uds
in Abhängigkeit der Schaltge-
schwindigkeiten im weich schaltenden Betrieb
kontinuierlich an, während die Überspannung lokale Minima und Maxima aufweist,
welche durch die Überlagerungen der verschiedenen Oszillationen auftreten. Es zeigt sich,
dass bei einem Laststrom von
IL
=
15,5 A
die Überspannung von mehr als
100 V
erreicht
ist. Um unterhalb der maximalen Sperrspannung von
Uds,abs
=
600 V
zu bleiben, muss
die Schaltgeschwindigkeit der Transistoren unter
30 V/ns
bleiben. Die TI-Transistoren
haben die Option, über den integrierten Treiber die Schaltgeschwindigkeit herabzusetzen.
Um eine sichere Reserve einzuhalten, müsste die Schaltgeschwindigkeit auf unter
20 V/ns
eingestellt werden, um auch die Maxima zu umgehen. Diese Schaltgeschwindigkeit ist
für eine GaN-Anwendung aufgrund der zu erwartenden erhöhten Schaltverluste, nicht
üblich.
Der nachfolgende Abschnitt soll verdeutlichen, welche Ursache diesen Effekt auslöst,
insbesondere weil die einzelne Halbbrücke ein hervorragendes Schaltverhalten demon-
strierte.
Analyse und Simulation des Layouts
Durch eine Schaltungssimulation ist es möglich, die Ursache für das beschriebene
Schaltverhalten zu verdeutlichen. Dazu ist es notwendig, die parasitären elektrischen
Elemente des Aufbaus zu identifizieren, um einen zielorientierten Simulationsansatz zu
verfolgen. Mit einer 3D-FEM Simulation nach Kapitel 3.2 kann eine solche Identifikation
erreicht werden.
67
4.2 ANPC-Brücken
Da der Aufbau der ANPC-Brücke mit sechs Transistoren komplex ist, ergeben
sich viele Freiheitsgrade, welche das Schaltverhalten mit beeinflussen. Diese müssen
bestimmt werden, um nachprüfbare Aussagen treffen zu können. Bei akzeptablem
Simulationsaufwand sind folgende Annahmen zu treffen:
•
Die TI-Halbbrücken werden in sehr vereinfachter Form abgebildet, da der interne
Lagenaufbau bekannt ist, aber nicht als Rohdatensatz zur Verfügung steht. Des
Weiteren zeigen die Messungen der einzelnen Halbbrücke, dass diese bereits
optimiert ist und daher nicht davon ausgegangen werden kann, dass der dominante
Anteil in diesem PCB-Layout zu finden ist.
•
Die ermittelten parasitären Induktivitäten werden symmetrisch zwischen den
Halbbrückenverbindungen A zu C und B zu C verteilt.
•
Es wird nur der Fall betrachtet, in dem der Strom die Ausgangskapazität der
ANPC-Brücke vom DC+ zum N-Pfad umlädt. Dadurch können die Transistoren
entweder mit einem L-R Glied (
T2
) oder als Serienschaltung von C-L-R (
T1
,
T5
,
T3
)
modelliert werden.
Die Extraktion der geometrischen Komponenten aus dem PCB-Design zeigt Abbildung
4.21. Zum besseren Verständnis ist die bildliche Verbindung zum realen Board mit
eingezeichnet.
Abbildung 4.21:
TI-ANPC-Brücke, Vereinfachung der Geometrie für den Einsatz in
einer FEM Simulation
Die 3D-FEM Simulation erfolgt in zwei Schritten. Erstens, um die jeweiligen nur in dem
Lagenaufbau der Verbindungsplatine befindlichen Streuinduktivitäten zu extrahieren
und zweitens, um die Streuung des Verbindungsboards plus der Steckerkontakte der
TI-Halbbrücke zu ermitteln.
68
4.2 ANPC-Brücken
Simuliert ist die kritische Querverbindung der ANPC-Brücke vom Neutralpunkt N über
die Transistoren
T5
,
T2
,
T3
zu
T6
(vgl. schwarz, rot eingezeichnete Linien in der Abb.
4.21). Die rot markierte Verbindung zwischen den Halbbrücken
T1
,
T5
und
T6
,
T4
wird
über eine innere Platinenlage flächig verbunden und ist in der Abbildung aus Gründen
der Übersichtlichkeit ausgeblendet.
Das Ergebnis der Simulation des Verbindungsboards zeigt eine parasitäre Induktivität
von
Lσ
=
6,6 nH
. Zusätzlich mit den vereinfachten TI-Halbbrücken ergibt sich eine
parasitäre Induktivität von
Lσ+TI
=
23 nH
(vgl. Abb. 4.22a). Für die beiden interessanten
50 100 150 200 250 300 350 400 450 500
23.3
23.4
23.5
6.5
6.6
6.7
6.8
6.9
Verbindungsboard (rechts)
Verbindungsboard mit Halbbrücken (links)
(a)
extrahierte Streuinduktivitäten aus der FEM Simulation. Mit Halbbrücken: blau linke
Y-Achse; Ohne Halbbrücken: ocker rechte Y-Achse; graues Rechteck markiert die ermittelte
Resonanzfrequenz aus der Messung vom Schalter
T3
, Rechteck in ocker markiert die ermittelte
Ausschaltresonanzfrequenz aus der Messung vom Schalter T5
Lσ
Lσ
LC
LC
LC
CA
T∗
1
T∗
5
Lσ
Lσ
LC
LC
LC
CC
T∗
2
T∗
3
Lσ
Lσ
LC
LC
LC
CA
T∗
6
T∗
4
CB
LV
LV
LV
LV
DC+
DC−
N
C(uDS)
C(uDS)
C(uDS)
C(uDS)
C(uDS)
(b)
resultierendes Ersatzschaltbild für Schal-
tungssimulation
0 10 20 30 40 50
-100
0
100
200
300
400
500
(c)
Ergebnis der Schaltungssimulation für
T∗
5
und T∗
3
Abbildung 4.22: ANPC-Brücke: Ergebnis aus der 3D-FEM-und Schaltungssimulation
Resonanzfrequenzen,
fT3
=
83 MHz
und
fT5
=
293 MHz
weichen die simulierten
Induktivitätswerte nur geringfügig voneinander ab und können daher in derselben
Simulation beobachtet werden. Aus den 3D-FEM Simulationsergebnissen ergibt sich das
Ersatzschaltbild nach Abb. 4.22b für die Schaltungssimulation, welche das Ergebnis der
69
4.2 ANPC-Brücken
Messung in Teilen bestätigt (vgl. Abbildung 4.22c). Die Werte für die Komponenten der
Schaltungssimulation können dem Anhang B entnommen werden.
Der Transistor
T∗
5
weist eine höhere Resonanzfrequenz im Vergleich zu
T∗
3
auf.
T∗
3
demonstriert eine höhere Sperrspannung. Des Weiteren ist zu sehen, dass
T∗
5
durch
eine weitere Resonanzfrequenz eine Art Plateau ausbildet (vgl. rote Markierung in Abb.
4.22c), vergleichbar mit der Messung von T5.
Dadurch ist gezeigt, dass die Ursache die hohe induktive Kopplung der ANPC-
Halbbrücken A und B zur Ausgangshalbbrücke C ist, und dass die Resonanz zusammen
mit der Layoutkapazität des Verbindungsboards und der Zwischenkreisverplattung der
Ausgangsbrücke gebildet wird. Dies hat zur Folge, dass je nach Anregung der Strecke
die Resonanz verschieden ausgeprägt ist. Im ungünstigen Fall führt es dazu, dass der
Transistor
T2
oder
T3
eine Überspannung mit der doppelten Zwischenkreisspannung
erreichen kann.
Diese Untersuchung zeigt sehr deutlich, dass die im Kapitel 2.1.2 aufgezeigten kritischen
Kommutierungszellen für den Strom korrekt identifiziert wurden, und dass das
Umladen der inneren Schleife
T5
,
T2T3
,
T6
durch das schnelle Schaltverhalten der
GaN Transistoren, Resonanzen im MHz-Bereich anregen kann.
LLC Resonanzbetrieb
Die in der Schaltcharakterisierung gewonnenen und durch die Simulation bestätigten
Erkenntnisse zeigen, dass die TI-ANPC Brücke nur unter der Voraussetzung eines
geringen
du
dt
einsetzbar ist. Dies kann erreicht werden, wenn die gesamte ANPC Brücke
nach Kapitel 2.1.2 weich schaltet und der Laststrom unterhalb der kritischen Marke
von
12 A
bleibt (vgl. Abb. 4.20). Ist das weiche Schalten nicht gewährleistet, besteht die
Möglichkeit der Beschädigung eines der Transistoren
T2
oder
T3
durch Überspannung.
Trotz des Risikos wurden Messungen durchgeführt, um zu untersuchen, ob dieser Effekt
im Dauerbetrieb mit unter anderen signifikanter Bauteilerwärmung auftritt.
Die ANPC-Brücke ist als LLC-Resonanzwandler nach Abb. 2.1 konfiguriert. Einziger
Unterschied ist, dass die Niedervoltgleichrichtung mit Dioden ausgeführt wurde. Die
Messung erfasst die Ausgangsspannung von der Halbbrücke
T2
,
T3
zum Neutralpunkt
des Wandlers und den Strom im Resonanzkreis.
Die Abbildung 4.23 zeigt die Messung bei einer Schaltfrequenz von
fsw
=
112 kHz
zusammen mit der Temperaturverteilung im Wandler im weich schaltenden Betrieb.
Dabei zeigt sich, dass die Ausgangsspannung keine signifikanten Überspannungen
aufweist und die thermische Belastung der Halbbrücken insbesondere der Ausgangs-
brücke
T2
,
T3
mit ca.
81 ◦C
noch im zulässigen Arbeitsbereich liegt. Die Ursache der
unsymmetrischen Temperaturverteilung auf die Halbbrücke ist damit zu begründen,
dass in jedem Betriebsfall der Ausgangsstrom immer in der Ausgangsbrücke fließen muss.
70
4.2 ANPC-Brücken
0 5 10
t (µs)
-400
-200
0
200
400
-5
0
5
(a)
Brückenspannung und Strom im Reso-
nanzkreis [17]
(b) thermische Betrachtung des Wandlers
Abbildung 4.23:
ANPC-LLC-Wandler:
UDC
=
700 V
,
fsw
=
112 kHz
,
SLLC
=
1,5 kVA
und Pout = 1,1 kW (vgl. [17])
Hingegen führen die Halbbrücken
T1
,
T5
und
T6
,
T4
nur die positive beziehungsweise
negative Stromhalbschwingung und erzeugen somit geringere Leitverluste.
Es muss davon ausgegangen werden, dass eine weitere Erhöhung der Leistung zu
Pout = 2 kW nur durch ein leistungsfähigeres Kühlkonzept umsetzbar ist.
Durch Verstellen des Steuergrades der ANPC-Brücke kann der Wandler zum harten
Schalten gezwungen werden, was das Beobachten der kritischen Arbeitspunkte ermöglicht.
Dieser Betriebsfall ist unüblich für einen LLC-Resonanzwandler im kontinuierlichen
Lastbetrieb und dient hier nur der Untersuchung.
Abbildung 4.24 zeigt zwei Arbeitspunkte im stromlosen ZCS und kapazitiven Schalten.
Aus Sicherheitsgründen wurde die gesamte Zwischenkreisspannung auf
UDC
=
500 V
herabgesetzt. In beiden Fällen ist eine deutliche Überspannung, bis zum Doppelten der
0 5 10 15
-400
-200
0
200
400
-5
0
5
(a) Pout = 230 W ,fsw = 110 kHz
0 5 10 15
-400
-200
0
200
400
-10
-5
0
5
10
(b) Pout = 1000 W ,fsw = 92 kHz
Abbildung 4.24: ANPC-LLC-Wandler: UDC = 500 V (vgl. [17])
71
4.2 ANPC-Brücken
halben Zwischenkreisspannung zu erkennen, welches durch das hohe
du
dt
beim kapazitiven
Schalten verursacht wird.
Diskussion
Die einzelne Halbbrücke von TI ist als ein Board verfügbar, welches separat betrieben
hervorragende Schalteigenschaften aufweist. Durch den „normally-on“ GaN-Transistortyp
besitzt der Transistor keine nachweisbaren Trapping-Effekte, was ein Vorteil beim
Auslegen und Simulieren einer Topologie darstellt.
Die internen Sicherheitsmaßnahmen der TI-Halbleiter sind in Hinblick auf eine
Halbbrückentopologie sinnvoll. In der geforderten ANPC-Endanwendung stellen diese
ein Risiko dar, weil sie unter gewissen Voraussetzungen die Transistoren durch
Überspannungen beschädigen.
Bei der Untersuchung der Halbbrücken in der ANPC-Brücke zeigt sich, dass die in Kapitel
2.1.2 identifizierten Kommutierungszellen ein stabiles Schaltverhalten ohne kritische
Überspannungen aufweisen. Jedoch tritt beim Ausschalten in der hart schaltenden
Konfiguration der Halbbrücke A eine zweite dominante Resonanzfrequenz auf.
Diese Resonanzfrequenz, Resultat der hohen Streuinduktivität und kapazitiven Kopplung
zwischen der ANPC-Halbbrücke und dem Verbindungsboard, verursacht unerlaubte
transiente Sperrspannungen am Transistor
T3
in Abhängigkeit von der Schaltzeit der
Halbbrücke A. Das gleiche Phänomen konnte auch mit der Halbbrücke B nachgestellt
werden.
Bei der Untersuchung der ANPC-Brücke als LLC-Wandler zeigte sich, dass beim
kapazitiven Schaltfall die Überspannung am Ausgang der Brücke bis zum Zweifachen der
halben Zwischenkreisspannung ansteigen kann. In Hinblick auf die Endanwendung ist
das kapazitive Schalten zumindest zeitweilig nicht auszuschließen. Durch diesen Effekt
gibt es einen stark eingeschränkten sicheren Arbeitsbereich. Ein Herabsetzen der Ein-
und Ausschaltgeschwindigkeiten auf einen Wert von
20 V/ns
könnte das Auftreten dieses
Effektes minimieren. Dennoch ist das Risiko zu hoch, den Wandler in der Endanwendung
einzusetzen. Der nachfolgende Abschnitt beschreibt eine optimierte Alternative.
4.2.2 GaN Systems ANPC-Brücke
Die Untersuchung der TI-ANPC-Brücke extrahierte Optimierungspunkte für den Entwurf
einer verbesserten ANPC-Brücke, welche nachfolgend aufgelistet sind:
•Einhalten der kritischen Kommutierungszellen aus dem Kapitel 2.1.2
•
Räumlich nähere Verschaltung der kritischen Kommutierungszellen mit der
Ausgangshalbbrücke
72
4.2 ANPC-Brücken
•Verbesserte thermische Anbindung an einen Kühlkörper
Diese Punkte lassen den Schluss zu, dass eine kompaktere ANPC-Zelle in einem PCB-
Design eine bessere Lösung darstellt.
Die Transistoren von TI zeigten in der einzelnen Halbbrücke ein herausragendes
Schaltverhalten, was sie zu einen guten Kandidaten für diese Umsetzung macht. Durch
die thermische Kopplung durch die Platine und die internen Sicherheitsmaßnahmen
kommen sie dennoch nicht zum Einsatz.
Eine Alternative stellt der GaN Systems Transistor GS66508T dar, welcher im Kapitel
4.1.2 in einer Halbbrückenkonfiguration vorgestellt wurde.
Dieser zeigte ein langsameres Schaltverhalten im Vergleich zur TI-Halbbrücke und einen
dynamischen
Ron
-Effekt im hart schaltenden Betrieb. Es zeigte sich weiterhin, dass diese
als unkritisch anzusehen sind, und somit ist der Transistor ebenfalls ein guter Kandidat
für die Lösung der Problemstellung (vgl. Kapitel 4.1.2).
DC+
N
DC−
T1
T2
T3
T4
T6
T5
A
B
C
(a) schematische Aufteilung (b) reale Aufteilung
Abbildung 4.25:
GaN Systems ANPC-Brücke: Aufteilung der Schalter in der ANPC-
Brücke [44]
Abbildung 4.25 gibt eine mit GaN Systems in einer Masterarbeit aufgebaute ANPC-
Brücke wieder [73, 44]. Im Vergleich zur TI-ANPC Brücke ist die Anbindung der
Halbbrücken A zu C und B zu C niederinduktiver ausgeführt. Die gesamte ANPC-
Struktur weist einen kompakteren Aufbau auf.
73
4.2 ANPC-Brücken
Schaltverhalten im Vergleich mit der Halbbrücke und TI-ANPC-Brücke
Um die ANPC-Brücke zu validieren erfolgt die Untersuchung nach Kapitel 3.1.1. Die
Ergebnisse sind für die Halbbrücke A und B in Abbildung 4.26 für einen Strom von
IL
=
19 A
dargestellt. Für die bessere Vergleichbarkeit sind die Messergebnisse der
einzelnen Halbbrücke sowie der TI-ANPC-Brücke mit aufgeführt. Die Vergrößerung
der letzten Phase des Ausschaltvorgangs (Abb. 4.26a und 4.26c rechts) zeigt, dass
die Oszillationen vergleichbar sind. Die Überspannungen der ANPC-Halbbrücken im
Vergleich zur einzelnen Halbbrücke fallen geringer aus.
Die TI-Struktur zeigte während des harten Schaltens vom Transistor
T5
eine zweite
dominant ausgeprägte Resonanz, welche in den Messungen der GaN Systems ANPC-
Brücke in dem Ausmaße nicht beobachtet werden konnte. Die Resonanzen in der
Untersuchung klingen schnell ab, was auf eine ausreichende Dämpfung hindeutet (vgl.
roter Kreis (TI) mit orangenem Kreis (GaN Systems) in der Abb. 4.26a und 4.26c links).
Die Ausschaltgeschwindigkeit der Halbbrücken A und B gegenüber der einzelnen
Halbbrücke fällt bei gleichem Laststrom geringer aus, was durch den Anstieg der
Layoutkapazität zu begründen ist (vgl. Abb. 4.26b und Abb. 4.26d). Die beiden ANPC-
Halbbrücken zeigen eine geringfügig höhere Ausschaltgeschwindigkeit im Vergleich zur
TI-ANPC-Halbbrücken. Diese Betrachtung wird nach Kapitel 4.2.1 insoweit verfälscht,
da in der Auswertung der ANPC-TI-Halbbrücken A und B das Plateau (rote Markierung
in Abbildung 4.26a) mit ausgewertet wird.
Die Einschaltgeschwindigkeit in Abbildung 4.26b und Abbildung 4.26d der beiden
Halbbrücken A und B deutet auf zwei getrennte Ergebnisse hin. Einerseits ist die
Halbbrücke B nur geringfügig langsamer als die einzelne Halbbrücke, andererseits zeigt
die Halbbrücke A ein stabiles Verhalten über den Laststrom, welches dennoch deutlich
langsamer ist als die einzelne Halbbrücke.
Weiterhin ist festzustellen, dass beide Brücken bei der Einschaltflankensteilheit langsamer
arbeiten als die TI-ANPC-Brücke, was in Hinblick auf Anregungen von weiteren
Resonanzen eine positive Auswirkung hat.
Wie bereits in Kapitel 4.2.1 beschrieben, ist eine Untersuchung der Transistoren
T2
und
T3
auch bei der GaN Systems ANPC-Brücke notwendig. Es konnte festgestellt werden,
dass ein hohes
du
dt
, Schwingungen im N Pfad anregen kann. Abbildung 4.27 zeigt die
Gegenüberstellung der Schaltüberspannungen bei unterschiedlichen Schaltgeschwindig-
keiten, welche im Gegensatz zum TI-ANPC-Aufbau keine kritische Überspannung, und
nicht das oszillierende Verhalten aufweist. Des Weiteren bleibt die Überspannung mit
53 V
selbst bei kapazitivem Schalten mit hohen Flankensteilheiten in den Spezifikationen
der Transistoren (vgl. rote Fläche in Abb. 4.27).
74
4.2 ANPC-Brücken
0 0.02 0.04
t(µs)
0
200
400
0 0.05
t(µs)
0
200
400
0.03 0.04 0.05
t(µs)
380
400
420
440
460
(a) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen. ANPC T5(A) und HB T2
6 8 10 12 14 16 18
0
50
100
(b) Ein- (turn on) und Ausschaltgeschwindigkeiten (turn off)
0 0.02 0.04
t(µs)
0
200
400
0 0.05
t(µs)
0
200
400
0.03 0.04 0.05
t(µs)
380
400
420
440
460
(c) Ein- und Ausschaltverhalten bei unterschiedlichen Strömen. ANPC T4(B) und HB T2
6 8 10 12 14 16 18
0
50
100
(d) Ein- (turn on) und Ausschaltgeschwindigkeiten (turn off)
Abbildung 4.26:
GaN Systems-ANPC-Brücke: Halbbrücken A und B im Doppelpulstest
bei
UDC
=
400 V
, hart schaltend im Vergleich mit dem
T2
aus der Halbbrückenuntersu-
chung (vgl. Kapitel 4.1.2) und den TI-ANPC-Halbbrücken A und B.
75
4.2 ANPC-Brücken
0 2 4 6 8 10 12 14 16 18
0
50
100
150
0
50
100
150
Abbildung 4.27:
GaN Systems-ANPC-Brücke, Schaltüberspannung von
T2
und
T3
in Abhängigkeit der Schaltzeiten der Transistoren
T4
(weich schaltend) und
T5
(hart
schaltend)
Vergleich Layout mit der GaN System Halbbrücke und der TI-ANPC-
Brücke
Durch den komplexeren Aufbau der ANPC-Topologie, hervorgerufen durch die zwei
Zwischenkreisspannungen und der daraus folgenden benötigten Isolationsabstände, ist
der Lagenaufbau für ein optimiertes niederinduktives Design im Gegensatz zur einzelnen
Halbbrücke schwerer zu realisieren [22].
Um einen Vergleich der Streuinduktivität des Layouts zwischen der GaN Systems ANPC-
Halbbrücke und der einzelnen Halbbrücke durchzuführen, erfolgt eine Untersuchung
nach Kapitel 3.2. Das Ergebnis der Simulation zeigt die Abbildung 4.28. Es ist zu
0 50 100 150 200 250 300 350 400 450 500
3.2
3.3
3.4
3.5
1.8
1.85
1.9
1.95
2
Halbbrücke "A"
einzelne Halbbrücke
Halbbrücke "B"
(a) Halbbrücke „A“ und „B“ im Vergleich mit der einzelnen Halbbrücke
0 50 100 150 200 250 300 350 400 450 500
23
23.2
23.4
9.8
9.85
9.9
9.95
10
(b) Vergleich N-Pfad GaN Systems ANPC (rechts, blau) mit TI-ANPC-Brücke (links, grün)
Abbildung 4.28:
GaN Systems ANPC-Brücke: extrahierte Layoutinduktivitäten aus der
3D-FEM Simulation im Vergleich mit der TI-ANPC-Brücke
76
4.2 ANPC-Brücken
erkennen, dass die Induktivitäten der beiden Halbbrücken A und B sehr ähnliche Verläufe
zeigen und somit die Symmetrien beweisen, welche wichtig sind, um ein vergleichbares
Schaltverhalten zu erhalten (vgl. Kapitel 4.2.2). Zudem zeigen die Ergebnisse, dass
der Wert gegenüber der einzelnen Halbbrücke um den Faktor 1
,
9angestiegen ist.
Dies hat nach Kapitel 4.2.2 nur einen geringen Einfluss auf das Schaltverhalten. Ein
wichtiger Optimierungspunkt ist die Verbesserung der Anbindung des N-Pfades durch
die Transistoren
T5
,
T2
,
T3
und
T6
. Bei dieser Untersuchung zeigt sich deutlich, dass die
Anbindung im Vergleich zur TI-ANPC-Brücke um den Faktor 2
,
3verbessert wurde,
und dennoch um den Faktor
2,8
schlechter ist als für die Halbbrücke A und B der
ANPC-Struktur. Auch in dieser ANPC-Struktur bildet sich eine weitere Resonanz aus,
welche jedoch nach dem gezeigten Schaltverhalten unkritisch ist.
N-Pfad Symmetrieuntersuchung
Wie im Kapitel 2.1.2 bei der Untersuchung der Kommutierungen dargestellt, ist der N-
Pfad durch Reihen- und Parallelschaltung gekennzeichnet. Diese kann bei dem gewählten
Modulationsverfahren zu Symmetrieproblemen bei der Verteilung des Stroms während
der N-Leitphase führen. Als Grundlage der Untersuchung wird die ANPC-Halbbrücke A
in der für
T5
weich schaltenden Anordnung nach Abbildung 3.6b verwendet. Abweichend
dazu, wird für diese Untersuchung der Transistor
T6
dauerhaft eingeschaltet und somit
das Schaltverhalten nach Abbildung 4.15a,b erzwungen.
Der Stromfluss hat während der Kommutierung zwei Freilaufpfade zur Verfügung (
T5
,
T2
oder T6,T3).
Für die Untersuchung wird jenes Totzeitintervall ausgewertet, wo der Wechsel des Stroms
von der Leitphase auf die Freilaufphase von
T5
bzw.
T3
keine Spannungsänderung am
Ausgang der ANPC-Brücke hervorruft, um mögliche Störungen durch Umladevorgänge
in der ANPC-Brücke zu minimieren (vgl. Abb. 3.3b Totzeit vor Abschnitt A). Durch
2 4 6 8 10 12 14 16 18
0
5
10
15
20
Abbildung 4.29:
GaN Systems-ANPC-Brücke, Auswirkungen von
ugs,off
von
T5
während
der N-Leitphase
den rückwärts leitenden Kanal der GaN-Transistoren, welcher abhängig von der
Abschaltgatespannung ist, ergibt sich die Messung nach Abbildung 4.29. Der Stromfluss
durch den Transistor
T6
steigt erwartungsgemäß stark an, wenn die Gatespannung von
77
4.2 ANPC-Brücken
T5
vom Nominalwert (
ugs,off
=
−2,0 V
) abweicht. Nach dem Datenblatt hat die Änderung
der Gatespannung auf die Durchlasscharakteristik im rückwärts leitenden Betrieb einen
direkten Einfluss [12]. Die Kennlinie
ugs,off
=
−2,0 V
in Abbildung 4.29 lässt den Schluss
2 4 6 8 10 12 14 16 18
0
5
10
Abbildung 4.30:
GaN Systems-ANPC-Brücke, Auswirkungen von
ugs,on
von
T2
während
der N-Leitphase (gemessen: im N-Pfad von T6)
zu, dass der Strom im N-Pfad sich symmetrischer, im Vergleich zur
ugs,off
=
−3,2 V
Messung aufteilt. Dennoch weist der innere Pfad über
T6
,
T3
, während der Totzeit, eine
höhere Leitfähigkeit auf. Das ist daran zu erkennen, dass der Strom durch den Transistor
T6
nicht exakt der Hälfte des Laststroms entspricht (rote Markierung in Abb. 4.29,
IL
=
14 A
und
IT6
=
10 A
). Ursächlich wäre, dass dieser Teil des N-Pfades geringfügig
niederohmiger ausfällt, sei es durch das PCB Layout oder durch die Bauteilstreuung der
GaN-Halbleiter. Diese verursacht während der Totzeit eine asymmetrische Aufteilung
der Verlustenergien. Eine weitere Möglichkeit wäre, dass die Schwellspannung (
uth
) der
Halbleiter temperaturbedingt voneinander abweichen und somit der rückwärts leitende
Kanal der Transistoren unterschiedlich stark aufgesteuert ist.
Ein weiterer Aspekt ist die Leitphase, in der alle Transistoren im N-Pfad zugeschaltet
sind und eine symmetrische Aufteilung erwünscht ist, weil sonst einer der äußeren
Transistoren höher belastet wird, was zu erhöhten Verlusten führt.
In Abbildung 4.30 ist die Gegenüberstellung der Aufteilung des inneren Pfades zu sehen,
wenn die Einschaltgatespannung des Transistors T2variiert.
Es stellt sich heraus, dass der N-Pfad nur geringfügig davon beeinflusst ist und eine
sichtbare Abweichung erst ab einem Strom von IL= 18 A zum Tragen kommt.
Thermische Kopplung zum Kühlkörper
Durch die Wahl der Transistoren mit einem „top cooling pad“ ist eine bessere thermische
Kopplung im Vergleich zu den TI-Halbleitern möglich. Die primäre Verteilung des
Wärmestroms zum Kühlkörper und die Reduktion des Wärmestroms zur Platine
ermöglichen ein besseres Platinendesign in Hinsicht auf die Kommutierungszellen.
Abbildung 4.31 zeigt Messungen für die Transistoren
T1
,
T5
und
T2
mit einem Wasser-
kühlkörper. Die Abweichung in der Temperatur zwischen den einzelnen Transistoren
78
4.2 ANPC-Brücken
30 40 50 60 70 80 90 100
0
5
10
Abbildung 4.31:
GaN Systems ANPC: thermische Anbindung von
T5
(Datensatz teilweise
aus [73])
ist erst ab einer Verlustleistung von ca.
8 W
dominant und zeigt, dass die Transistoren
vergleichbar thermisch gekoppelt sind.
Die Messkurve
Tj,Luft,T5
zeigt mit einer forcierten Luftkühlung, im Verhältnis zur
Wasserkühlung eine schlechtere thermische Kopplung. Die Erwartung war, dass der
Unterschied höher ausfällt. Der Grund für den Unterschied ist die thermische Kopplung
vom Halbleiter zum Kühlkörper. Für die sechs Transistoren, welche gemeinsam
mechanisch auf dem gleichen Kühlkörper aufgebaut sind und gegeneinander mit
mindestens einer Isolationsspannung von
Viso
=
1 kV
getrennt sind, ist eine elektrische
Isolation bei gleichzeitiger thermischer Kopplung zwischen Transistoren und Kühlkörper
erforderlich. In diesem Fall kommt eine flexible Silikon-Glas-Gewebe-Matte zum Einsatz
mit einer thermischen Leitfähigkeit von
κ
=
3,0 W/(Km)
. Diese demonstriert in der
thermischen Simulation der Anordnung (
T∗
j,T5,@3 W
Km
) einen vergleichbaren thermischen
Verlauf wie Transistor Tj,T1.
Normalerweise werden hier keramische Verbundwerkstoffe verwendet mit einer typischen
thermischen Leitfähigkeit von
κ
=
20,0 W/(Km)
. Durch die komplizierte mechanische
Positionierung der Transistoren ist eine genaue Ausrichtung mit den zur Verfügung
stehenden Mitteln schwierig, wodurch es bei dem Einsatz von Keramiken zu Brüchen oder
nicht vollständig kontaktierten Transistoren kommen kann. Selbst in einer Serienfertigung
der ANPC-Brücke müsste sich zeigen, ob eine reproduzierbare Positionierung der
Transistoren ein Ergebnis liefert, welches es ermöglicht keramische Werkstoffe zielführend
und wiederholbar einzusetzen.
In Abbildung 4.32 ist das Druckbild mit den sechs Transistoren abgebildet, welches von
einer vorhergehenden thermischen Untersuchung stammt, in der die thermische Kopplung
der Schalter ungenügend war. Das Druckbild zeigt, dass die Transistoren der Halbbrücke
C (
T2
und
T3
) eine verringerte Anbindung im Vergleich zu den Halbbrücken A (
T1
und
T5
) und B (
T4
und
T6
) aufweist. Nur eine erneute Positionierung der Halbleiter konnte
die thermische Anbindung nach der in Abbildung 4.31 gezeigten Messung gewährleisten.
79
4.2 ANPC-Brücken
Abbildung 4.32: GaN Systems ANPC: thermische Anbindung von T5
Um die thermische Anbindung zu verbessern, müsste die derzeitige Silikon-Glas-Matte
ersetzt werden. Eine entsprechende Simulation mit einer erhältlichen, aber teuren Silikon-
Glas-Matte verdeutlicht die bessere Anbindung (T∗
j,T5,@12.6W
Km
).
Die Umsetzung dieser Optimierung ist nicht notwendig, da die mögliche thermische
Leistungsabgabe für den Prototyp ausreichend ist.
4.2.2.1 LLC Resonanzbetrieb
Um die gesamte Funktionalität der GaN Systems ANPC-Brücke zu validieren, wird
diese vergleichbar mit der TI-ANPC-Brücke in einer LLC-resonanten Konfiguration
untersucht.
0 5 10
t (µs)
-400
-200
0
200
400
-20
-10
0
10
20
(a) kapazitives Schalten
0 5 10
t (µs)
-400
-200
0
200
400
-20
0
20
(b) Pout = 1800 W
-0.05 0 0.05
t(µs)
0
200
400
-2.5
-2
-1.5
-1
(c) Pout
=
1800 W
; Vergrö-
ßerung Ausgangsspanung,
Wechsel von N zu DC+
Abbildung 4.33:
GaN Systems ANPC-Brücke: LLC-Betrieb bei
UDC
=
750 V
und
fsw = 130 kHz [73]
Der kritische Fall des kapazitiven Schaltens mit einem hohen
du
dt
zeigt Abbildung 4.33a.
Zugleich wird ein gutes Ausgangsspannungsverhalten ohne signifikante Überspannungen
im Vergleich zur TI-ANPC-Brücke demonstriert.
Durch das Kühlkonzept der Transistoren ist eine direkte Messung der Temperatur
der Halbleiter schwierig. Der Arbeitspunkt in Abbildung 4.33b verursacht nach der
80
4.2 ANPC-Brücken
Verlustsimulation eine maximale Verlustleistung im Halbleiter von
Pv,max
=
3 W
[44]. Die
Ausgangsleistung von
Pout
=
1800 W
mit einer Scheinleistung von ca.
SLLC
=
2100 VA
im Resonanzkreis ist in der gewünschten Größenordnung der Endanwendung.
Trotz dieser hohen Scheinleistung und der sich daraus ergebenen Blindleistung, reicht ein
Strom von
ILLC
=
−2,7 A
und eine gewählte Totzeit von
tdead
=
60 ns
für die Halbleiter
im Zeitpunkt der Änderung der Ausgangsspannung nicht aus, um die ANPC-Brücke
im ZVS zu betreiben (vgl. Abb. 4.33c). Für die Endanwendung bedeutet dies, dass
entweder die Blindleistung erhöht wird, was negative Konsequenzen auf die Leitverluste
der Brücke hat, oder die Totzeit angepasst werden muss, was Totzeitverluste mit sich
bringt (siehe Kapitel 6.3).
Diskussion
Die GaN Systems ANPC-Brücke weist im Vergleich zur TI-ANPC-Brücke ein besseres
Schaltverhalten ohne erwähnenswerte Überspannungen auf. Das gilt ebenfalls in den
zuvor ermittelten kritischen kapazitiven Arbeitspunkten. Des Weiteren zeigte sich im
Hinblick auf die Layoutinduktivitäten des N-Pfades eine Verbesserung zur TI-ANPC-
Brücke.
Thermisch betrachtet, wird die ANPC-Brücke nicht weiter optimiert, da diese bereits
in der ersten Konfiguration die gewünschte Leistung erreichte. Hier können durch eine
andere Wahl der Silikon-Glas-Matte oder durch einen besseren Positionierungsprozess
und die Verwendung von keramischem Isolationsmaterial noch bessere Ergebnisse erreicht
werden.
Die erhöhte Ausgangskapazität der Brücke hingegen zeigte im resonanten Betrieb, dass
selbst bei hoher Blindleistung und geringer Totzeit das ZVS nicht erreicht werden konnte.
Daraus ergeben sich Auswirkungen für die Endanwendung, welche im Kapitel 6.3 näher
betrachtet werden.
81
5
Entwurf des Vollbrückenwandlers
Für die Umsetzung der Niedervoltseite ist die Verwendung einer Vollbrücke, wie die
Voruntersuchung zeigte am aussichtsreichsten. Dieses Kapitel stellt die Entwicklung
dieser Brücke vor und demonstriert, dass trotz ausreichender Kühlleistung der benötigte
Strom nicht zu erreichen ist. Die Simulation in Kapitel 2.4.1 zeigt auf, dass der
Resonanzkreisstrom in der Vollbrücke ca.
ILV,RMS
=
55 A
mit einem Spitzenstrom von
I
ˆ
=
74 A
ist. Im erwünschten Betrieb des Resonanzenwandlers schalten die Transistoren
nicht bei vollem Spitzenwert des Stroms, was die auftretenden schaltbedingten Überspan-
nungen reduziert. Im Fehlerfall, bspw. eines Überstroms oder bei Lastwechsel, kommt es
dazu, dass ein Transistor höhere Ströme schalten muss, ohne dass die Überspannung
die maximale zulässige Belastungsgrenze überschreitet. Daher ist die Auslegung der
Vollbrückenschaltung im ungünstigsten Fall für den Spitzenstrom notwendig.
Die Transistoren der Serie GS61008* von GaN Systems sind während der Bearbeitungszeit
gut verfügbar und lassen grundsätzlich eine Erfüllbarkeit der technischen Anforderungen
erwarten, weshalb die Analyse der verschiedenen Revisionen auf Basis dieser erfolgt.
5.1 Vollbrückenwandler der Serie GS61008*
Beide Halbbrücken der Vollbrücke sind symmetrisch aufgebaut, weshalb nur eine der
Halbbrücken analysiert wird.
5.1.1 Vierlagige Platine mit dem GS61008T
Die Abbildung 5.1 zeigt den Aufbau des Vollbrückenwandlers auf Basis der Transistoren
GS61008T. Diese Transistoren verfügen, vergleichbar zu der ANPC-GaN Systems Topolo-
gie, über eine Kühlfläche auf der Oberseite des Transistorgehäuses (vgl. Abbildung 5.1b),
welches die Abführung der Verluste im Halbleiter vereinfacht. Ein weiterer Vorteil ist,
dass die Kommutierungszelle besser angepasst werden kann, weil die Entwärmung über
die Platine entfällt.
82
5.1 Vollbrückenwandler der Serie GS61008*
(a) Frontansicht (b) Rückansicht
Abbildung 5.1: Aufbau der Vollbrücke Revision 2
5.1.2 Einlagige Aluminiumträgerplatine mit dem GS61008P
Parallel zum Entwurf der Vollbrücke auf einer vierlagigen Platine ist gemeinsam mit einer
betreuten Masterarbeit eine Vollbrücke auf einer Aluminiumträgerplatine entwickelt
worden (vgl. Abbildung 5.2) [69].
Abbildung 5.2: Darstellung der Aluminiumträgerplatine
Im Gegensatz zur vierlagigen Platine mit FR-4 Kernmaterial handelt es sich hierbei um
eine einlagige „Insulated Metallic Substrate“ (IMS) Platine. Die Kupferlage ist mit einer
thermisch leitfähigen aber spannungsisolierenden Schicht auf dem Aluminiumträger
aufgebracht. Aufgrund dessen, dass die hier verwendeten Transistoren GS61008P
vergleichbare elektrische Kenndaten im Bezug zum GS61008T aufweisen, werden diese
beiden Vollbrückenvarianten gegenüberstellend untersucht [77, 43].
5.1.3 Thermisches Verhalten
Um den benötigten Effektivstrom von
Id≈40 A
je Halbleiter führen zu können, müssen
die Transistoren hinreichend entwärmt werden. In Abbildung 5.3a ist der thermische
Aufbau für die GS61008T Vollbrücke abgebildet. Im Gegensatz zur Positionierung
von sechs Transistoren für eine gute thermische Kopplung an den Kühlkörper, wie es
bei der ANPC-Brücke der Fall ist, müssen bei der Halbbrücke nur zwei Transistoren
positioniert werden. Durch die hohen Verluste von ca.
Pv≈45 W
je Halbbrücke kommt
ein Wärmeleitpad, wie es in der ANPC Topologie im Einsatz ist, wegen der geringen
83
5.1 Vollbrückenwandler der Serie GS61008*
thermischen Leitfähigkeit nicht in Frage. Stattdessen kommt ein Isolationspad aus
Aluminimumnitrit (AlN) zur Anwendung (5.3a). Mit einer thermischen Leitfähigkeit
zwischen
κAlN
=
100 W/(m ·K)
und
κAlN
=
160 W/(m ·K)
ist dieses gegenüber dem
Wärmeleitpad mit
κWlP
=
3 W/(m ·K)
deutlich im Vorteil [78, S.241]. Abbildung
5.3b verdeutlicht den realen Aufbau mit einer Wasserkühlung sowie den mechanischen
Aufwand, welcher für die Kühlung der Halbleiter erforderlich ist.
GS61008T
GS61008T
AlN Isolationspad (AlN)
GS61008T
GS61008T
Platine
Rth,J−C,T1
Rth,J−C,T2
PV,T2
PV,T1
Rth,C−AlN,T1
Rth,C−AlN,T2
K¨uhlk¨orper (HS)
Rth,AlN−HS
Rth,HS,Amb
Tamb
(a) Skizze thermischer Aufbau (b) realer Aufbau mit Wasserkühlung
Abbildung 5.3: Aufbau der Vollbrücke Revision 2 mit GS61008T
Dem gegenübergestellt ist der thermische Aufbau der IMS Platine nach Abbildung 5.4a
entsprechend der Vorgabe vom Platinenhersteller [79]. Die elektrische Isolation zwischen
der Kupferlage und dem Aluminiumträger weist eine Dicke von
dIso
=
125 µm
auf.
Die thermische Leitfähigkeit ist mit
κ
=
2 W/(m ·K)
bemessen. Vergleichbar mit der
vierlagigen Platine ist der Einsatz einer Wasserkühlung zur Steigerung der möglichen
Verlustleistung notwendig [69].
Die in diesem Abschnitt durchgeführte Untersuchung ermittelt die maximalen Verluste
der gesamten Halbbrücke durch die gleichzeitige Bestromung beider Transistoren. Die
Auswertung erfolgt für einen Transistor, da beide Transistoren ein vergleichbares
thermisches Verhalten aufweisen (siehe Abb. 5.5).
Im ersten Schritt der Umsetzung der Vollbrücke mit dem Transistor GS61008T wurde
eine Luftkühlung anstelle der Wasserkühlung verwendet. Die Auswertung der Messung
in Abbildung 5.5 verdeutlicht, dass bei dieser forcierten Luftkühlung (∆
Tj,Amb;LK
) bereits
bei einem Wärmestrom von
Q
˙v
=
8 W
ein Temperaturunterschied von ∆
Tj,Amb
=
42 K
erreicht ist. Zu einem vergleichbaren Ergebnis kommt die Wasserkühlung der IMS-Platine
(∆Tj,Amb;IMS).
84
5.1 Vollbrückenwandler der Serie GS61008*
GS61008T
Aluminiumtr¨ager (AlT)
GS61008P
GS61008P
Rth,J−C,T1
Rth,J−C,T2
Rth,LOT−AlT,T1
Rth,AlT−HS
Rth,HS,Amb
PV,T2
PV,T1
Rth,LOT−AlT,T2
elektrische Isolation (Iso)
K¨uhlk¨orper (HS)
Rth,C−LOT,T2
Rth,C−LOT,T1
Tamb
(a) Skizze thermischer Aufbau (b) realer Aufbau mit Wasserkühlung
Abbildung 5.4: Aufbau der Vollbrücke IMS GS61008P
Die vorgestellte Wasserkühlung der GS61008T Vollbrücke zeigt ein verbessertes Verhalten.
Dies führt dazu, dass der gleiche Temperaturhub ∆
Tj≈42 K
erst bei einem Wärmestrom
von Q
˙v= 20 W erreicht wird (∆Tj,WK;1mm).
Eine Untersuchung mit einer
0,6 mm
anstatt
1 mm
dicken AlN-Keramik zeigte keinen
signifikanten Einfluss auf die mögliche abführbare Leistung (
Tj,Amb;WK;0.6mm
mit
Tj,Amb;WK;1mm in Abb. 5.5).
0 5 10 15 20 25
0
20
40
60
Abbildung 5.5:
Temperaturänderung bei eingeprägter Verlustleistung je Transistor in
einer Halbbrücke
Eine thermische 3D-FEM Simulation mit einer AlN-Keramik (∆
T∗
j,WK,1mm
) mit einer
thermischen Leitfähigkeit von
κ
=
160 W/(m ·K)
zeigt in Abbildung 5.5 die ideale
Anbindung zum Kühlsystem. Eine nähere Beschreibung des thermischen Models in der
3D-FEM Simulation zeigt der Anhang D. Um das erzielte Ergebnis der Messung in der
3D-FEM Simulation nachzustellen, wäre eine Absenkung der thermischen Leitfähigkeit
des AlN auf
κ
=
40 W/(m ·K)
notwendig. Im Umkehrschluss bedeutet dies, dass bei
der angenommenen niedrigeren thermischen Leitfähigkeit der Temperaturunterschied
bei gleichem Wärmestrom (bspw.
Q
˙v
=
20 W
) zwischen einer
1 mm
- und
0,6 mm
- AlN-
Keramik in der Messung besser erkennbar sein müsste. Daher kann hier nicht der Grund
für die Abweichung zwischen Messung und Simulation liegen.
85
5.1 Vollbrückenwandler der Serie GS61008*
Einen großen Einflussfaktor zeigt die Positionierung der Transistoren, welche durch die
Bestückung per Hand nicht exakt ausgerichtet werden können. Es entsteht ein Spalt
zwischen der AlN-Keramik und dem Kühlkörper, der mit Wärmeleitpaste ausgefüllt ist.
Der Hersteller Semikron gibt eine durchschnittliche Dicke der Wärmeleitpaste zwischen
5µm
und
20 µm
für ein industriell gefertigtes Modul an [80]. Durch die Variation der
effektiven Dicke der Wärmeleitpaste in der Simulation im vorgeschlagenen Bereich,
mit einem durchschnittlichen Wärmeleitwert von
κ
=
0,8 W/(m ·K)
[81, vergleichbare
Wärmeleitpaste] erreicht die Simulation den Verlauf der Messung bei einer Dicke von ca.
17 µm.
Abbildung 5.6a verdeutlicht diesen Zusammenhang durch den Temperaturgradienten
von der Halbleiteroberfläche (J) bis zum Kühlkörper (HS). Eine analytische Rechnung
kommt zu einem vergleichbaren Temperaturhub (nach Abbildung 5.6a ∆
TC−AlN
=
30 K
).
Die Wärmeleitpaste zwischen dem AlN und der Oberfläche des Kühlpads des Transistors
(5.2) zusammen mit der geringen Wärmeleitfähigkeit ergibt einen Wärmewiderstand von
RC−TP
=
1,06 K/W
. Bei einem eingeprägten Wärmestrom von
Q
˙v
=
25 W
ergibt sich
der rechnerische Temperaturhub nach (5.5).
κ= 0,8 W/(m ·K) (5.1)
AKühlpad = 20 mm2(5.2)
lpaste = 17 µm(5.3)
RC−TP = 1,06 K/W(5.4)
∆TC−AlN,analytisch = 26,5 K (5.5)
Die toleranzbehaftete Positionierung der Halbleiter hat im Fall der IMS Platine
hauptsächlich Auswirkungen auf die verwendete Dicke des Lötzinns. Da bei dem
verwendeten Halbleiter GS61008P der Wärmestrom über das Lot erfolgt, kann das
einen Einfluss auf die maximale abführbare Leistung haben [82][69]. Der durchgeführte
Lötprozess bei der Handbestückung ist nicht normiert. Die Dicke des Lötzinns variiert und
weiterhin sind Lufteinschlüsse nicht auszuschließen, wodurch sich ein direkter Einfluss
auf die thermische Leitfähigkeit der Lötverbindung ergibt [82]. Unter der Annahme,
dass die Lötverbindung eine Dicke von
dlot ≈60 µm
aufweist, ergibt sich ein thermischer
Widerstand von ca.
Rth,lot ≈0,6 K/W
für die Nachbildung des Messergebnisses in der
Simulation (vgl. Abb. 5.6b).
Den stärksten Temperaturgradienten durchläuft hingegen die elektrische Isolation mit
∆
TLOT−Iso
=
43 K
, welche laut Leiterplattenhersteller auf die Werte:
diso
=
70 µm
und
κiso
=
7 W/(m ·K)
angepasst werden kann. In Abbildung 5.5 ist mit den zuvor
ermittelten Lötverbindungsdaten, für diese theoretischen Werte das Simulationsergebnis
(∆
T∗
j,Amb;IMS
) hinterlegt. Mit dieser Anpassung könnten theoretisch die nötigen Verluste
abgeführt werden.
86
5.1 Vollbrückenwandler der Serie GS61008*
(a)
Temperaturverlauf vom Halbleiter
bis zum Kühlkörper mit
d
=
17 µm
und
Q
˙v= 25 W für die GS61008T-Platine
(b)
Temperaturverlauf vom Halbleiter
bis zum Kühlkörper mit
diso
=
60 µm
,
Q
˙v
=
13 W
und
κiso
=
4 W/(mK)
für
die IMS-Platine
Abbildung 5.6:
Thermische Gradienten der beiden Vollbrückenvarianten. (J: Sperrschicht,
C: Gehäuse; TP: Wärmeleitpaste; AlN: Aluminium Nitrit; LOT: Lot; Iso: Isolation; AlT:
Aluminiumträger; HS: Kühlkörper; W: Wasser)
Im thermischen Vergleich mit den Messungen, ist die Vollbrücke mit den GS61008T
Transistoren gegenüber der IMS-Platine im Vorteil. Für die GS61008T Vollbrücke könnte
die Verwendung einer Wärmeleitpaste mit einer höheren thermischen Leitfähigkeit
ein Optimierungsansatz sein. Notwendig ist dieser Optimierungsschritt nicht, denn
über die gesamte Halbbrücke kann eine thermische Verlustleistung
Q
˙v
=
50 W
bei
einer Sperrschichttemperatur von
Tj≤100 ◦C
und einer Umgebungstemperatur von
Tamb = 40 ◦Cabgeführt werden.
5.1.4 Schaltverhalten
Während der Bearbeitungszeit sind zwei Platinenversionen (Rev1 und Rev2) der
Vollbrücke mit den GS61008T Transistoren entwickelt worden. In diesem Abschnitt wird
erklärt, warum eine zweite Version (Rev2) notwendig war. Neben der Bewertung des
Platinenlayouts sind verschiedene Transistorchargen vermessen worden. Die chronolo-
gische Reihenfolge erfolgt nach dem Kaufjahr wie folgt: T8D3 (GS61008T) und D8V2
(GS61008P) beschafft in 2018, B9G0 (GS61008T) in 2019 und 9ADZ (GS61008T) in 2020.
Aufgrund dessen, dass die Transistorchargen unterschiedliche elektrische Eigenschaften
in Bezug auf Leit- und Schaltverhalten aufweisen, werden diese in diesem Kapitel
gegenübergestellt.
Die Untersuchung des Schaltverhaltens der Vollbrücken wird nach dem im Kapitel
3.1 beschriebenen Verfahren durchgeführt. Die Abbildung 5.7 zeigt bei verschiedenen
Strömen die Überspannung, bezogen auf die Zwischenkreisspannung. Beim direkten
Vergleich der beiden GS61008T Platinenrevisionen (Rev1 und Rev2) zeigte sich eine
deutlich höhere Überspannung in der ersten Revision bei gleicher Transistorcharge.
87
5.1 Vollbrückenwandler der Serie GS61008*
0 5 10 15 20 25 30 35 40 45 50
0
20
40
60
80
T8D3 Rev1
T8D3 Rev2
B9G0 Rev2
9ADZ Rev2
D8V3 IMS
Abbildung 5.7:
Vergleich Überspannung eines Transistors im hart schaltenden Betrieb
für zwei Revisionen der Vollbrücken PCB bei einer Zwischenkreisspannung von 40 V
In Anbetracht des geforderten Spitzenstroms von
I
ˆ
=
74 A
ist die Überspannung
von ∆
uds
=
80 V
bei einem Strom von
I
ˆ
=
50 A
nicht tolerierbar und resultiert in
einer absoluten Spitzenspannung von
uˆds
=
120 V
[43]. Die interne Transistorspannung
ist deutlich höher und überschreitet die maximalen Angaben im Datenblatt [43]
(vgl. Kapitel 3.1). Aus diesem Grund wurde die zweite Revision mit einem fast
identischen Lagenaufbau, höheren Dichte und Anzahl an Durchkontaktierungen und
Keramikkondensatoren im Kommutierungskreis umgesetzt. Die zweite Revision zeigt
ein verbessertes Überspannungsverhalten von ca.
50 V
bei gleicher Stromstärke und
Transistorcharge. Die resultierende absolute Spitzenspannung von
uˆds
=
90 V
ist mit
einer Sicherheitsreserve von ∆
uds
=
30 V
, zur maximalen transienten Überspannung
von
U
ˆ1µs
=
120 V
nicht hinnehmbar. Ein vergleichbares Ergebnis liefert die IMS-
Platine, welche sich nach der Untersuchung im Mittelfeld der analysierten transienten
Überspannungen bewegt und sich gleichwertig der vierlagigen Platine im Schaltverhalten
darstellt. Dieses Verhalten war so nicht zu erwarten. Die Erwartungshaltung war, dass
die Überspannung aufgrund des angenommenen schlechteren Kommutierungskreises der
einlagigen Platine höher ausfallen müsste. Eine nähere Analyse und Erklärung liefert
das Kapitel 5.2 [69].
Die gemessenen Überspannungen der zweiten Vollbrückenversion (Rev2) für die
Transistoren GS61008T, betrachtet über die Transistorchargen T8D3, B9G0 und 9ADZ
zeigen bei gleichen Strom von
IL
=
45 A
eine Schwankung der gemessenen Überspannung
von
|
∆
uds,s|
=
5 V
um die Transistorcharge T8D3 (schwarzer Kreis in Abb. 5.7).
In Abbildung 5.8a sind die Schaltvorgänge bei nahezu gleichem Laststrom für die
unterschiedlichen Transistorchargen abgebildet und zeigen ein vergleichbares Verhalten
während des Ein- und Ausschaltvorgangs.
Die Vergrößerung der schaltbedingten Überspannungen demonstriert die Problematik
der begrenzten Vergleichbarkeit der Messungen (vgl. Abbildung 5.8b). Deutlich zu
erkennen sind die Diskretisierungsschritte bei einer Samplingfrequenz von
fs
=
3,125 GHz
der Oszilloskopmessung (vgl. rote Markierungen in Abb. 5.8b). Bei einer angeregten
Resonanzfrequenz von
fres
=
325 MHz
können nur fünf Abtastpunkte für die Auswertung
der Überspannung verwendet werden. Ein vergleichbares Verhalten zeigt sich bei der
88
5.1 Vollbrückenwandler der Serie GS61008*
0 0.01 0.02 0.03
t (µs)
0
20
40
60
80
0 0.01 0.02 0.03 0.04 0.05
t (µs)
0
20
40
60
80
(a)
6 7 8 9 10
t(µs) 10 -3
20
40
60
80
0.03 0.032 0.034 0.036 0.038
t(µs)
-5
0
5
10
15
(b) Vergrößerung der Schaltüberspannungen
Abbildung 5.8:
Ein- und Ausschaltvorgang für unterschiedliche Transistorchargen:
IL
=
45 A, Rev2 UDC = 40 V
0 10 20 30 40 50 60
0
10
20
30
40
turn on
turn off
Abbildung 5.9:
Ein- (turn on) und Ausschaltgeschwindigkeiten (turn off) bei einer
Zwischenkreisspannung von UDC = 40 V der Transistorcharge B9G0
Auswertung der Schaltgeschwindigkeiten in Abbildung 5.9. Die Sättigung, ab einem Strom
von ca.
IL
=
20 A
, bei den Ausschalttransienten ist kein vom Transistor verursachtes
Verhalten, sondern zeigt das Dämpfungsverhalten der Messstrecke. Nach Kapitel 3.1 wird
die Anstiegszeit zwischen
20 %
und
80 %
der Zwischenkreisspannung ermittelt. Bei der
vorgegebenen Abtastrate und einer angenommenen Schaltgeschwindigkeit von 28 V/ns
ergibt sich eine Schrittweite von ∆
V
=
8,96 V
je Abtastpunkt. Die Auswertung der
Schaltgeschwindigkeiten hat nur drei Abtastwerte zu Verfügung. Die zeitliche Auflösung
dieser Abtastung liegt bei ca.
751 MHz
und somit in der
3 dB
Grenze des Tastkopfes
(
800 MHz
), wodurch eine signifikante Dämpfung des Signals entsteht. Aus den genannten
Gründen ist eine Differenz von
10 V
zwischen den Überspannungsmessungen B9G0 und
9ADZ sehr wahrscheinlich. Es ist nicht möglich, eine exakte Aussage über die reale
89
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
Überspannung mit dem vorhandenen Messequipment zu treffen. Eine Abschätzung der
Überspannung ist dennoch möglich. Die gemessene Spannung bildet zwangsläufig die
untere Grenze des Toleranzbandes zwischen der Messung und der realen Überspannung.
Für die Messung der Charge B9G0 kann daher behauptet werden, dass die Spannung an
der Messstelle bei
IL
=
50 A
mindestens eine Spitzenspannung von
Uds
=
100 V
aufweist
(Abbildung 5.7, grüne Kurve bei IL= 50 A).
Des Weiteren zeigt sich, dass die Auswertung der Schaltgeschwindigkeiten für die
Transistoren keine plausiblen Ergebnisse liefert. Die Transistoren schalten mit einer
hohen Wahrscheinlichkeit schneller. Aus diesem Grund wird im weiteren Verlauf der
Versuchsreihen keine Betrachtung der Schaltgeschwindigkeiten für die Transistoren der
Vollbrücke durchgeführt.
5.2 Untersuchungen der Kommutierungszelle für
die Aluminiumträgerplatine
Die Aluminiumträgerplatine zeigt bei Überspannung ein vergleichbares Ergebnis zur
vierlagigen Platine, was aufgrund des einlagigen Designs nicht zwangsweise zu erwarten
war. Im Rahmen einer betreuten Masterarbeit wurde dieser unerwartete Effekt mit Hilfe
einer 3D-FEM Simulation untersucht [69].
SN
dISO
DC−
CDC
CDC
T1
T2
T1
T2
DC+
DC+
DC−SN
ik
ik
ikg
BB
Abbildung 5.10:
B-Feld Vergleich zwischen einer Aluminiumträgerplatine (links) und
einer einlagigen FR4 Platine (rechts) (übernommen aus [69, S.27])
Es stellte sich heraus, dass der Aluminiumträger einen vergleichbaren Einfluss auf die
Kommutierungszelle, wie die Innenlage einer mehrlagigen Platine hat (vgl. Abb. 5.10).
Die Auswertung der Simulation zeigt zudem, dass der Wert für Kommutierungszelle mit
≈
1 nH
in der gleichen Größenordnung liegt, wie die vierlagige Platine mit
1,08 nH
(vgl. [71]
und Kapitel 5.3.1). Im Ergebnis kann der Aufbau auf einer IMS- Platine eine Alternative
darstellen, zumindest so lange der Kommutierungspfad nur eine geringe Oberfläche
90
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
aufspannt (rot markierter Pfad in Abbildung 5.10), wie es bei Niedervoltanwendungen,
wo die Isolationsstrecken gering sind, gegeben ist.
5.2.1 Ron Untersuchungen
Wie bei der ANPC-Anwendung werden in der Niedervoltanwendung normally-off
Transistoren verwendet. Die Untersuchungen der Halbbrücke für eine hart schaltende
Konfiguration nach Kapitel 3.1.2 zeigt die Abbildung 5.11a.
10 20 30 40
0
0.2
0.4
0.6
0.8
1
1.2
(a) Ron
Vergleich zwischen den Transi-
storchargen
-1 0 1 2
-0.5
0
0.5
1
1.5
2
(b)
Zeitlicher Verlauf des
Ron
normiert
auf den Widerstand des Ladepulses:
Charge T8D3
Abbildung 5.11:
Betrachtung des
Ron
in der Halbbrücke mit den Transistoren GS61008T
und der IMS-Platine (vgl. [38])
vds
IL
ron,1
ron(t)
t
ron,10
ron,2
ron,3
©[2020] IEEE
(a)
Doppelpuls mit initialen Strom (über-
nommen aus [38])
10 15 20 25 30 35
8
10
12
14
16
18
(b) gemessener Ron gepulst
Abbildung 5.12:
Betrachtung des
Ron
in der Halbbrücke beim Startvorgang
fsw
=
100 kHz im Tiefsetzstellerbetrieb (vgl. [38])
Die Transistoren der Baureihe T8D3 der vierlagigen Platine und der D8V3 in der
IMS Platine weisen einen sehr starken Anstieg des dynamischen Widerstandes bei
Lastströmen über
20 A
auf [38]. Die zeitliche Darstellung des normierten Verlaufs (Abb.
91
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
5.11b) demonstriert das Verhalten des dynamischen
Ron
besser. Die Ursachen dieser
Erhöhung sind vielfältig und werden in der Literatur ausreichend beschrieben [35, 75, 38].
An dieser Stelle ist es wichtig zu untersuchen, ob der Durchlasswiderstand nach mehreren
Schaltzyklen einen moderaten Wert annimmt. Dazu wird das in der Veröffentlichung [38]
beschriebene und in Abbildung 5.12a gezeigte Verfahren angewendet. Im ersten Puls
wird ein Strom-Istwert angefahren, vergleichbar der
Ron
-Untersuchung nach Kapitel
3.1.2. Im Anschluss wird in einem Tiefsetzstellerbetrieb mit einer konstanten Frequenz
bis zu einem gegebenen Endstrom gepulst. Das Ergebnis in Abbildung 5.12b beweist,
dass der dynamische Widerstand von T8D3 weiterhin ansteigt. Für eine detailliertere
Untersuchung wird auf die Veröffentlichung [38] verwiesen. Im Gegensatz dazu bleibt der
Durchlasswiderstand der Baureihe D8V3 und 9ADZ stabil. Dennoch sind alle gemessenen
Durchlasswiderstände deutlich höher als die im Datenblatt angegebenen
Ron
=
7 mΩ
.
Im direkten Vergleich des
Ron
zwischen dem harten und weichen Schalten ist deutlich zu
erkennen, dass die Widerstände um ca. ∆
Ron
=
2 mΩ
ab
20 A
auseinander liegen (Abb.
5.13). Das gleiche Verhalten wurde bereits im Kapitel 4.1.2 bei den verwendeten HV-
5 10 15 20 25 30 35 40 45 50 55
4
6
8
10
12
SSW HSW
Abbildung 5.13: Ron
des Ladepulses im weichen (SSW) und harten (HSW) Schalten
(9ADZ)
Transistoren der ANPC-Topologie gezeigt und geschlussfolgert, dass der geringe Anstieg
keine signifikante Auswirkung hat. Anders verhält es sich im Fall der Niedervoltbrücke,
da hier eine Erhöhung des Widerstandes den möglichen Effektivstrom der Brücke durch
das thermische Limit herabsetzt.
5.2.2 Dauerbetrieb
Vierlagige Platine
Durch das gewählte Kühlkonzept der Vollbrücke mit den Transistoren GS61008T
nach Abbildung 5.3b ist die Erfassung der Halbleitertemperatur mit Hilfe einer
Wärmebildkamera nicht möglich. Abbildung 5.14 verdeutlicht dies genauer. Der Spalt
zwischen Kühlkörper und PCB ist zu gering für eine verwertbare Auflösung der
Temperatur. Selbst wenn ein Messwert im Spalt ermittelt wird, kann zwischen einer
Reflektion am Kupfer des Kühlkörpers und dem Halbleiter nicht unterschieden werden.
92
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
Abbildung 5.14: DC Messung thermisches Bild bei I= 53 A
Ebenfalls ist die Platzierung eines Wärmesensors auf dem Kühlkörper aufgrund des in
Kapitel 5.1.3 demonstrierten Temperaturgefälles nicht zielführend und auf der Platine
nahe des Halbleiters ist die verbleibende Höhe bis zum AlN-Keramik nicht ausreichend.
Deshalb kann die Temperatur des Halbleiters für diese Vollbrücke nur abgeschätzt
werden. Die Durchführung einer Abschätzung mit Hilfe einer SPICE Simulation zeigt
die Veröffentlichung [44]. Durch die vollständige Betrachtung jedes Schaltzyklus in einer
SPICE Simulation benötigt diese einen hohen Simulationsaufwand, bis die Temperatur
am Halbleiter im stationären Arbeitspunkt ist. Die alternative thermische Betrachtung
mit dem Verlustmodell aus Kapitel 2.1.1 demonstriert ein vergleichbares Verhalten
und wird somit für die Abschätzung der Temperatur herangezogen. Um sicherzustellen,
dass die Simulation im späteren Verlauf plausible Ergebnisse liefert, müssen Simulation
und realer Aufbau aufeinander abgestimmt werden. Der Abgleich erfolgt mit einem
kalorimetrischen Messsystem (KMS), welches in der Dissertation [67, S.53] beschrieben
ist. Für den Abgleich wird die thermische DC Vermessung herangezogen und das
Messsystem ist für eine Leistung von Pv= 5 W kalibriert.
Anschließend wird die Halbbrücke als Tiefsetzsteller mit einem Steuergrad von 50%
und nicht lückenden Strom betrieben. Mit einer elektronischen Last werden definierte
Ausgangsströme angefahren. Der direkte Vergleich (siehe Abbildung 5.15a und b)
zwischen der Simulation und Messung zeigt, dass ab einer Verlustleistung von ca.
Pv
=
6 W
die Simulation eine geringe Abweichung zur Messung aufweist. Im unteren
Leistungsbereich hingegen gibt es eine deutliche Abweichung zur Messung mit dem
KMS, was eine Auswertung des Wirkungsgrads unter
Pv
=
6 W
ausschließt. Die
Gegenüberstellung verschiedener Zwischenkreisspannungen zeigt, dass die Simulation sich
vergleichbar verhält und demonstriert zugleich die geringe Auswirkung unterschiedlicher
Spannungen auf die Verluste der Niedervoltbrücke (vgl. Kapitel 2.1.1). Die Ergebnisse
zwischen den Totzeiten bei den Frequenzen
100 kHz
und
150 kHz
in Abbildung 5.16a
verdeutlichen, dass die Verluste mit einer Totzeit von
50 ns
immer geringer ausfallen als
93
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
10 20 30 40
0
5
10
15
20
(a)
verschiedene Totzeiten bei
UDC
=
40 V
;
Simulation (gestrichelt) und Messung (durch-
gezogen)
5 10 15 20 25 30
0
2
4
6
8
10
12
(b)
verschiedene Zwischenkreisspannungen
bei einer Totzeit von
tTotzeit
=
50 ns
Simulati-
on (gestrichelt) und Messung (durchgezogen)
20 25 30 35 40
0.975
0.98
0.985
0.99
(c)
gemessener Wirkungsgrad der Leistungshalbleiter für unterschiedliche Totzeiten bei
UDC
=
40 V
Abbildung 5.15:
Vergleich der Verlustleistung zwischen Simulation (gestrichelt) und
Messung (durchgezogen) für fsw = 150 kHz
bei einer Totzeit von
100 ns
. Noch eindrucksvoller zeigt es sich bei einer Schaltfrequenz
von 500 kHz und dem Vergleich der Totzeiten von 50 ns und 25 ns
Die Abbildung 5.16b zeigt das Ergebnis bei einer rechnerischen Eliminierung der
Totzeitverluste nach (5.6) aus den Messungen. Solange die Schaltfrequenz
fsw ≤200 kHz
ist, sind die Unterschiede zwischen den Ergebnissen nicht relevant und verifizieren das
theoretische Ergebnis aus Kapitel 2.1.1. Erst die Rechnung bei
500 kHz
demonstriert
eine deutliche Abweichung.
PTotzeit ≈2·tTotzeit ·VF·Iout ·fsw (5.6)
Der Wirkungsgrad der Leistungshalbleiter, berechnet mit den gemessenen Verlustlei-
stungen aus dem KMS und bezogen auf die Eingangsleistung in der Halbbrücke, ist
in Abbildung 5.15c für
fsw
=
150 kHz
und unterschiedlichen Totzeiten aufgeschlüsselt
und demonstriert mit einem Wirkungsgrad von über
ηHB >
97% mit einer Totzeit
tTotzeit = 25 ns das erwartete Ergebnis.
94
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
5 10 15 20 25 30
0
5
10
15
(a) Messung mit unterschiedlichen Totzeiten
5 10 15 20 25 30
0
5
10
(b) herausgerechnete Totzeitverluste
Abbildung 5.16:
Verlustleistung der vierlagigen Platine im Tiefsetzstellerbetrieb bei
einer Zwischenkreisspannung von UDC = 40 V
Während der Untersuchung wurde der Wandler aus Sicherheitsgründen nur bis zu einem
Strom von
Iout
=
42 A
betrieben (vgl. Abb. 5.15c mit einer Totzeit von
tTotzeit
=
25 ns
),
um die in Kapitel 5.1.4 beschriebene Überspannung von mindestens
Uds,max
=
90 V
an der Messstelle nicht zu überschreiten [71]. Die Verluste bei diesem Strom sind mit
ca.
Ppv
=
18 W
weit unterhalb der möglichen Verlustleistung aus der thermischen
Charakterisierungsmessung. Die Simulation ermittelt einen theoretischen maximalen
Strom von I∗
out = 65 A mit T∗
j= 120 ◦Cund T∗
Amb = 40 ◦C.
95
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
IMS Platine
GS61008P
GS61008P
Temperatursensor
Temperatursensor
Kleber
Pv,T1
Pv,T2
Rth,J,C,1
PV,T1
Rth,J,W,1
Temperatursensor
Rth,C,Amb,1
Abbildung 5.17: Messaufbau für die IMS-Platine in Dauerbetrieb
Um die Halbleitertemperatur der Transistoren auf der IMS-Platine zu messen, wurden
zwei Temperatursensoren auf der Oberseite der Halbleiter thermisch gekoppelt und
verklebt. Für die aktive Kühlung kommt eine Wasserkühlung auf der Unterseite des
Aluminiumträgers zum Einsatz. Für diese Messung wird angenommen, dass auf dem
Halbleitergehäuse nur die natürliche Konvektion und Abstrahlung für den Wärmestrom
zur Verfügung steht. Dadurch entsteht das vereinfachte thermische Ersatzschaltbild in
Abbildung 5.17. Der
Rth,J,W,1
ist die Kopplung vom Halbleiter über den Kühlkörper zum
Wasser und der
Rth,J,C,1
vom Halbleiter über die nicht gekühlte Gehäuseoberseite zur
Luft. Unter der Annahme, dass der
Rth,J,W,1<< Rth,J,C,1
ist, geht der hauptsächliche
Wärmestrom durch den Kühlkörper und ein sehr geringer, zu vernachlässigender
Anteil durch den
Rth,J,C,1
. Dadurch kann angenommen werden, dass die gemessene
Oberflächentemperatur in etwa der Halbleitertemperatur entspricht.
20 25 30 35
50
100
Abbildung 5.18:
IMS-Platine: Temperaturen bei unterschiedlichen Schaltfrequenzen im
Dauerbetrieb (Ts1: durchgezogen, Ts2 gestrichelt)
96
5.2 Untersuchungen der Kommutierungszelle für die
Aluminiumträgerplatine
Die Auswertung der Messung in Abbildung 5.18 bestätigt die zuvor in der vierlagigen
Platine gewonnenen Erkenntnisse über den geringen Einfluss der Schaltfrequenz auf die
Verluste.
Durch die Totzeitverluste, welche auf den Transistor
Ts1
beschränkt sind, ist die
Temperatur dieses Transistors höher und bekräftigt die Annahme der Ungleichverteilung
zwischen den Transistoren, wie in Kapitel 2.1.1 beschrieben. Thermisch betrachtet, ist
die Halbbrücke mit
Iout
=
35 A
noch nicht am Limit. Laut Simulation ist eine Steigerung
des Stroms bis auf I∗
out = 38 A möglich (Tj= 120 ◦Cund TAmb = 40 ◦C).
5.2.3 Diskussion
Über den Entwicklungszeitraum betrachtet, ist die Transistorcharge T8D3 die Älteste im
Zeitstrahl der verwendeten Halbleiter. Diese zeigt einen signifikant erhöhten dynamischen
Einschaltwiderstand
Ron
in den Untersuchungen [38]. Die weiteren vermessenen
Transistorchargen dieser Baureihe demonstrierten von Anfang an ein stabiles Verhalten
bzgl. des dynamischen
Ron
. Deswegen erfolgte ein Austausch der Transistoren auf der
Vollbrücke mit einer neueren Charge. Es zeigte sich weiterhin, dass der gewünschte
Spitzenstrom aufgrund einer zu hohen transienten Überspannung nicht sicher erreicht
werden konnte. Ein identisches Verhalten der Überspannung demonstrierte eine einlagige
IMS-Platine.
In der thermischen Charakterisierung der beiden Vollbrückenversionen schnitt die
vierlagige Platine durch die direkte Anbindung der Halbleiter zum Kühlaufbau besser als
die IMS-Platine ab. Im Idealfall können Verluste bis zu
50 W
je Halbbrücke abgeführt
werden, was laut Simulation ausreichend ist. Durch die Vermessung der Halbbrücke mit
einem kalorimetrischen Messsystem konnte die Annahme, dass die Totzeitverluste in den
Halbleitern einen dominanten Einfluss auf die Gesamtverluste haben, bestätigt werden.
Trotz der guten thermischen Anbindung der vierlagigen Platine ist der Einsatz in der
Endanwendung nur durch eine Anpassung der Spezifikation möglich. Der maximale
Spitzenstrom von
I
ˆ
=
74 A
, welcher im ungünstigsten Fall während einer Notabschaltung
sicher geschaltet werden müsste, erzeugt eine unzulässig hohe transiente Überspannung
am Transistor.
Der Hauptfokus dieser Dissertation ist es zu zeigen, dass ein Voll-GaN-Wandler möglich
ist. Es werden auch die derzeitigen Grenzen untersucht. Eine unerlaubte Überspannung
stellt eine solche Grenze dar. Aus diesem Grund wird die Hardwareüberstromerkennung
auf einen sicheren Wert von
≈42 A
eingestellt, um den Wandler vor Schäden im Betrieb
zu schützen. Eine Folge daraus ist, dass die maximale Ausgangsleistung des Wandlers in
der Endanwendung ermittelt werden muss.
97
5.3 Parallelschaltung GS61008T
5.3 Parallelschaltung GS61008T
Die Begrenzung des Einsatzes der Vollbrücke durch die transiente Überspannung wurde
im vorhergehenden Abschnitt und in der Veröffentlichung [71] thematisiert. Des Weiteren
wird eine mögliche Lösung durch die Parallelschaltung von Transistoren diskutiert.
Die resultierende Stromaufteilung je Halbleiter nach Abb. 5.7 soll die Überspannung
reduzieren. Um dieses Ziel zu erreichen, müssen für die parallelgeschalteten Halbleiter
DC−
Rg,1
Lg,1
Rg,2
Lg,2
Ld,1
Ld,1
Rd,1
Ld,2
Rd,2
Ls,1
Ls,2
Ron
Roff
Driver
LDRV
Ts2,1
Ts2,2
Abbildung 5.19:
Ersatzschaltbild für die Parallelschaltung einer Halbbrücke. Gezeigt ist
das untere Transistorpaar mit Gatekreis (in Anlehnung an [83, S. 6])
und die sich daraus ergebenen Teilhalbbrücken die Bedingungen entsprechend der
Veröffentlichung [83] für das Layout erfüllt sein. Die wichtigsten Punkte sind nachfolgend
zusammengefasst und beziehen sich auf die Abbildung 5.19.
1.
Eine Übereinstimmung der Threshold Spannung (
Vth
), um ein möglichst simultanes
Schalten der Transistoren zu gewährleisten [83].
2.
Die parasitären Induktivitäten
Ls,1
und
Ls,2
müssen so klein und identisch wie
möglich sein. Sollte dies nicht der Fall sein, ist der Spannungsabfall hervorgerufen
durch das
di
dt
unterschiedlich. Die resultierenden Ausgleichsströme im gemeinsamen
Sourcepfad (
Rd,1−2
und
Ld,1−2
) rufen Oszillationen im Gatetreiberkreis hervor [83].
3. Ld,1−2
und
Ls,1−2
sollten klein sein und am besten symmetrisch, um Oszillationen
zwischen den Gates zu vermeiden [83].
Schlussfolgernd ist das Primärziel, die parasitären Induktivitäten des Kommutierungskrei-
ses und der Gatetreiber der Teilhalbbrücken so klein, aber noch wichtiger, so symmetrisch
wie möglich zu gestalten.
Um eventuelle Effekte des Ausgleichsvorgangs, wie in Punkt 2 beschrieben zu mini-
mieren, wird ein Dämpfungswiderstand
Rd,∗
vorgeschlagen, welcher beim Entwurf der
98
5.3 Parallelschaltung GS61008T
Niedervoltparallelschaltung mit eingeplant ist. Hierbei ist zu berücksichtigen, dass dieser
Widerstand zum Gatekreis gehört und den minimalen Ein- und Ausschaltwiderstand
definiert [83].
5.3.1 Analyse der einzelnen Halbbrücke und Gewinnung der
Vergleichswerte für die Parallelschaltung
Um einen Eindruck zu erlangen, in welcher Größenordnung die parasitären Elemente der
vierlagigen einzelnen Halbbrücke aus Kapitel 5.1 sind, ist eine Untersuchung nach der
Methode aus Kapitel 3.2 notwendig. Die Analyse stellt die Basis für die Einschätzung
der späteren Platine mit Parallelschaltung dar. Abbildung 5.20 zeigt das extrahierte
(a) Layoutansicht (b)
3D-
FEM Modell
Oberseite
(c)
3D-FEM
Modell
Unterseite
Abbildung 5.20:
Extraktion der Kommutierungszelle aus dem Vollbrückenlayout (in
Anlehnung an [71, S. 4])
vereinfachte 3D-Modell für die 3D-FEM Simulation. Für die Extraktion der parasitären
Induktivität ist der Kanal des Transistors
Ts2
nach Kapitel 3.2 als Stromquelle ausgeführt
und der Kanal des Transistors
Ts1
ideal leitend kontaktiert [71, S. 4]. Das Ergebnis der
Simulation zeigt die Abbildung 5.21 mit einer Induktivität von ca.
Lσ≈1,08 nH
bei
einer Ausschaltresonanzfrequenz von fres = 325 MHz (vgl. Kapitel 5.1.4).
Die Untersuchung der Layoutkapazität ergibt für den Transistor
Ts1
eine zusätzliche
Kapazität von
9 pF
und für den Transistor
Ts2 11 pF
. Mit Hilfe der ermittelten
parasitären Elemente zeigt die SPICE-Simulation eine akzeptable Übereinstimmung der
Überspannung und Dämpfung (vgl. Abb. 5.22). Aufgrund dessen, dass die Messung wie
in Kapitel 5.1.4 beschrieben nicht den wirklichen Wert der Überspannung nachbildet,
100 200 300 400 500 600 700 800
1.05
1.1
1.15
Abbildung 5.21:
Extrahierte parasitäre Induktivität des Halbbrückenlayouts [71, S. 4])
99
5.3 Parallelschaltung GS61008T
0 0.01 0.02 0.03
t(µs)
0
20
40
60
80
0 0.02 0.04
t(µs)
0
20
40
60
80
© [2021] IEEE
Abbildung 5.22:
Vergleich Simulation (blau) und Messung (braun) beim Ein- und
Ausschaltverhalten [71, S. 5])
aber für den Abgleich der Simulation verwendet wurde, bildet die Simulation ebenfalls
nur das untere Limit der Überspannung ab.
In der Messung des Ausschaltvorgangs (turn-off) scheint eine weitere Resonanzfrequenz
(braun,
t≈0,01 µs
) überlagert zu werden, welche in der Simulation nicht erkennbar ist.
Der Ursprung ist unbekannt und kann daher nicht sinnvoll modelliert werden. Aufgrund
dessen, dass die Resonanzfrequenz nicht weiter ausgewertet wird und die Dämpfung
zwischen Simulation und Messung beim Ausschaltvorgang (turn-off) vergleichbar ist, ist
eine Abweichung von ca. ∆fres ≈50 MHz akzeptabel.
Die erzeugte Resonanz beim Einschaltvorgang (turn-on) in Abbildung 5.22 rechts
hingegen zeigt eine sehr gute Übereinstimmung in Bezug auf die Resonanzfrequenz.
Da die erste Halbschwingungsüberspannung und Dämpfung beim Ausschaltvorgang
vergleichbare Resultate zwischen Simulation und Messung zeigt, kann diese Herange-
hensweise; Extraktionen der parasitären Elemente aus der 3D-FEM in Kombination
mit einer SPICE Simulation für die Vorhersage des Verhaltens in der Parallelschaltung
verwendet werden [71]. Das Verfahren vermeidet schwere Layoutfehler und erhöht
die Wahrscheinlichkeit, eine Parallelschaltung zu realisieren, welche das gewünschte
Schaltverhalten aufweist.
5.3.2 Design und Analyse der Parallelschaltung
Die Erstellung der Parallelschaltungsplatine orientiert sich an dem vierlagigen Layout
aus Kapitel 5.1. Der Lagenaufbau und die mechanische Verbindung zum Trägerboard
sind identisch, um die Kompatibilität zu gewährleisten.
Die Extraktion der Kommutierungszelle für die 3D-FEM Simulation ist in Abbildung 5.23
(a und b) gezeigt. Die beschrifteten vier Transistoren (Abbildung 5.23b) sind in
Anlehnung an die Beschriftung der Halbbrücke aus Kapitel 3.1 gehalten, nur das zwei
Transistoren (
Ts2,1
und
Ts2,2
) den Transistor
Ts2
, und
Ts1,1
und
Ts1,2
den Transistor
Ts1
aus Abbildung 3.1a repräsentieren und somit theoretisch zwei niederinduktiv
gekoppelte Halbbrücken
Ts2,1
-
Ts1,1
und
Ts2,2
-
Ts1,2
bilden. Aus dieser Konstellation
100
5.3 Parallelschaltung GS61008T
DC+
DC-
© [2021] IEEE
(a)
3D-FEM Modell
Oberseite
© [2021] IEEE
(b)
3D-FEM Modell
Unterseite
Tr.
Tr.
Out
DC+
DC-
Ts2,1
Ts1,1
Ts2,2
Ts1,2
©[2021] IEEE
(c)
3D-FEM Modell Unterseite
Abbildung 5.23:
Extraktion der Kommutierungszelle aus dem Parallelschaltungsdesign
(überführt aus [71, S. 6])
ergeben sich vier mögliche Kommutierungspfade für den Strom, welche in Abbildung 5.23c
eingezeichnet sind. Die beiden Schaltzellen
Ts1,1
-
Ts2,1
und
Ts1,2
-
Ts2,2
schalten im
optimalen Fall symmetrisch und verwenden den roten bzw. blauen Kommutierungspfad
(vgl. Abbildung 5.23c).
Ist hingegen das symmetrische Schalten der Schaltzellen nicht gegeben, kann es zur
Benutzung der unerwünschten Kommutierungspfade
Ts2,1
-
Ts1,2
(grün) oder
Ts2,2
-
Ts1,1
(orange) kommen. Das führt dazu, dass einer der Schalter nicht mehr nur einen Teil,
sondern im schlimmsten Fall den gesamten Ausgangsstrom führen muss. Dieser Effekt ist
zu verhindern, um thermische Schäden oder Schäden durch unerlaubte Überspannungen
zu vermeiden.
0 200 400 600 800 1000
1.2
1.25
1.3
1.35
1.8
2
2.2
Abbildung 5.24:
3D-FEM Simulationsergebnis der Kommutierungszelle für die Parallel-
schaltung (geschätzter relativer Fehler 2
.
75%; durchgezogene Kurven: linke Achsenteilung;
gestrichelte Kurven: rechte Achsenteilung)[71, S. 6])
Die Symmetrie der Kommutierungspfade der Schaltzellen
Ts2,1
-
Ts1,1
(rot) und
Ts2,2
-
Ts1,2
(blau), mit einer Differenz von
50 pH
nach der 3D-FEM Simulation nach Abbildung 5.24
liegt innerhalb der Simulationsungenauigkeit (geschätzter relativer Fehler 2
.
75%).
Weiterhin ist dargestellt, dass die errechnete layoutbedingte Induktivität mit ca.
1,25 nH
geringfügig höher ausfällt als bei der einzelnen Halbbrücke (1,08 nH).
101
5.3 Parallelschaltung GS61008T
Werden die unerwünschten Kommutierungspfade (
Ts2,1
-
Ts1,2
(grün) und
Ts2,2
-
Ts1,1
(gelb)) untersucht, zeigt sich eine gute Symmetrie mit einer ca.
1 nH
größeren Induktivität
gegenüber den erwünschten Kommutierungspfaden.
In der Abbildung 5.24 sind zwei weitere Pfade
Ts1,1
-
Ts1,2
und
Ts2,1
-
Ts2,2
angegeben,
welche keine Kommutierungspfade sind, sondern die induktive Koppelung der beiden
parallelgeschalteten Transistoren, welche mit ca.
300 pH
voneinander abweichen. Diese
Information hilft bei der Verteilung der Induktivitäten zwischen dem oberen und unteren
Transistorpaar im SPICE-Modell. Auf das Verhalten der Schaltzellen sollte es keinen
signifikanten Einfluss haben, insbesondere weil auch diese Abweichung sehr gering ist.
Durch die Analyse kann geschlussfolgert werden, dass der Aufbau der beiden Schaltzellen
für einen ersten Prototypen eine ausreichende Symmetrie aufweist. Ein weiterer wichtiger
Punkt ist die Gatekreissymmetrie. Aufgrund dessen, dass die Gatekreise für die
Transistoren
Ts1,1
-
Ts1,2
und
Ts2,1
-
Ts2,2
gespiegelt sind, wird nur ein Gatekreis analysiert.
Das Ergebnis der Untersuchung zeigt Abbildung 5.25. Dabei wird verdeutlicht, dass die
0 100 200 300 400 500 600 700 800
5
6
7
(a)
Gatekreisinduktivitäten für Ein- und Ausschaltpfad des Treibers (geschätzter relativer Fehler
1.9%)
(b) Ausschaltstrompfad Ts1,1(c) Ausschaltstrompfad Ts1,2
Abbildung 5.25:
Untersuchung des Gatekreises für die Parallelschaltung (übernommen
aus [71, S. 7])
extrahierten Induktivitäten aus der 3D-FEM Simulation voneinander abweichen und
um ein Vielfaches höher liegen als die Kommutierungsinduktivitäten.
102
5.3 Parallelschaltung GS61008T
Die höchste Abweichung zeigt der Ausschaltpfad der Transistoren
Ts1,1
und
Ts1,2
des
Gatekreises mit ca.
2 nH
. Um zu verstehen, woher diese Abweichung kommt, ist der
Ausschaltstrompfad in Abbildung 5.25(b und c) für beide Transistoren eingezeichnet. Für
den Transistor
Ts1,1
ist der Strompfad viel kleiner und muss nicht wie beim Transistor
Ts1,2
erst durch eine Innenlage geführt werden. Im Fall des Einschaltstrompfad kehrt
sich die Situation um, wodurch immer beim Ein- und Ausschalten des Gates einer der
Transistorgates bevorzugt behandelt wird. Da die Asymmetrie in diesem Fall mit
2 nH
klein und die zeitliche Verzögerung durch die Gatewiderstände gering ist, wird dies bei
dem Prototypen als unkritisch angesehen [83].
Mit den zuvor gewonnenen Informationen über das Layout und der Simulation
der Elektrostatik, welche eine zusätzliche Ausgangskapazität von ca.
40 pF
für die
Schaltzellen ausgibt, zeigt die SPICE Simulation ein symmetrisches Schaltverhalten, auf
dessen Darstellung hier verzichtet wird.
5.3.3 Schaltverhalten
Für den Vergleich zwischen der Simulation und dem erstellten Prototypen ist jeweils
eine der Schaltzellen bestückt und charakterisiert worden (vgl. Abbildung 5.26). Die
5 10 15 20 25 30 35 40 45
0
50
Abbildung 5.26:
Vergleich der Mindestüberspannung zwischen der Halbbrücke aus Kapi-
tel 5.1.1 und den verschiedenen Kommutierungszellen der Parallelschaltung (durchgezogen);
Simulation einer Kommutierungszellen der Parallelschaltung (gestrichelt); Transistorcharge:
B9G0; UDC = 40V(vgl. [71, S. 8])
Simulation (blau gestrichelt) mit der Messung (lila) der Schaltzelle
Ts2,1
-
Ts1,1
zeigt ab
einem Strom von ca.
25 A
eine vergleichbare Mindestüberspannung. In der Simulation
nicht zu erkennen ist, dass zwischen
10 A
und
20 A
die Messung ein lokales Maximum
durchläuft. Zum Vergleich ist die Messung
Ts2
-
Ts1
der einzelnen Halbbrücke mit
abgebildet, welche ein Maximum zwischen
5 A
und
15 A
aufweist. Der Grund für
auftretende Maxima und Minima sind Überlagerungen von weiteren Resonanzfrequenzen,
welche in der Simulation nur schwer nachgebildet werden können [71].
Beim Vergleich der Messungen ab
20 A
ist die Überspannung der Schaltzelle
Ts2,1
-
Ts1,1
niedriger als die gegenüberliegende Halbbrücke
Ts2,2
-
Ts1,2
(orange). Die Abweichung
beträgt ca. ∆
uds ≈10 V
bei einem Laststrom von
40 A
und wird nicht als kritisch
betrachtet, da diese durch die Messung selber entstehen kann (vgl. Kapitel 5.1.4).
103
5.3 Parallelschaltung GS61008T
Tabelle 5.1:
Konfiguration der Gatewiderstände für die Parallelschaltungsuntersuchung
mit Roff = 0 Ω (Übernommen aus [71, S. 8])
Index Ts2,1-Ts1,1Ts2,2-Ts1,2
Rd,1;2 (Ω) Rg,on (Ω) Rg,1;2 (Ω) Rd,1;2 (Ω) Rg,on (Ω) Rg,1;2 (Ω)
A 2 6 0 2 6 0
B 2 3.75 0 2 3.75 0
C 1 3.75 0 1 3.75 0
D 2 6 2 1 6 2
Die Untersuchung des unerwünschten Kommutierungspfades,
Ts2,2
-
Ts1,1
(grün in Abb.
5.23c) weist eine höhere Überspannung auf, welche bereits bei ca.
27 A
die kritische
Grenze von
90 V
erreicht. Zugleich demonstriert diese Untersuchung den direkten Einfluss
einer Änderung der Kommutierungsinduktivität (1 nH) auf das Schaltverhalten [71].
Durch das gute Schaltverhalten der beiden Schaltzellen
Ts2,1
-
Ts1,1
und
Ts2,2
-
Ts1,2
wird
im nächsten Schritt die gesamte Halbbrücke mit beiden Schaltzellen untersucht und
zugleich die beste Konfiguration der Gatewiderstände ermittelt. Als Grundlage für
die nachfolgende Betrachtung der einzelnen Gatewiderstände wird die Abbildung 5.19
verwendet. Die Widerstandswerte für die untersuchten Konfigurationen sind in Tabelle 5.1
aufgeschlüsselt. Wichtig ist, dass die Widerstände
Rg,on
und
Rg,off
für jedes Transistorpaar
wirken und dass sich bei der Betrachtung der Zeitkonstante
τg,on
= 2
·Rg,on ·Cgate
ergibt.
Das Resultat der Untersuchung ist in Abbildung 5.27 abgebildet. Daraus folgt, dass
der Ausschaltgatewiderstand in den untersuchten Konstellationen nur einen geringen
Unterschied macht. Ausnahme ist die Konfiguration D, welche eine unsymmetrische
Gatekonfiguration aufweist. Das Resultat ist, dass die Überspannung ab ca.
IL
=
30 A
den
kritischen Wert von
90 V
überschreitet. Die Schlussfolgerung ist, dass der unerwünschte
Kommutierungspfad verwendet wird.
Die symmetrischen Widerstandskonfigurationen zeigen das erhoffte Verhalten und bleiben
bis ca. IL= 70 A unterhalb der kritischen Obergrenze von 90 V.
10 20 30 40 50 60 70
0
20
40
60
A B C D
Abbildung 5.27:
Gemessene Überspannung der Parallelschaltung bei unterschiedlichen
Gatekonfigurationen. UDC = 40V(Übernommen aus [71, S. 8])
104
5.3 Parallelschaltung GS61008T
3.5 3.6
t (µs)
0
20
40
60
(a) Gatekonfiguration A
3.5 3.6
t (µs)
0
20
40
60
(b) Gatekonfiguration C
3.46 3.48
t (µs)
0
20
40
60
(c)
Zoom in das transientes
Ereignis der Gatekonfigura-
tion C
Abbildung 5.28:
Drainstrom beim Einschaltvorgang der Transistoren
Ts2,1
und
Ts2,2
bei unterschiedlichen Gatewiderständen (vgl. [71, S. 8])
Eine weitere Untersuchung soll zeigen, ob die Transistoren den Strom wirklich
symmetrisch schalten, wie es die Untersuchung der Überspannung nahelegt. Im Layout
der Parallelschaltung wurde eine Drainstrommessung entsprechend der Veröffentlichung
[84] eingearbeitet. In der 3D-FEM und SPICE Simulationen wurden die Messshunts mit
berücksichtigt, da sie einen Einfluss auf den Kommutierungspfad haben.
Die Auswertung der Strommessung für die Gatewiderstandskonfiguration A und C
zeigt die Abbildung 5.28. Der Strom in beiden Transistoren scheint im Augenblick des
Schaltevents symmetrisch bis zu einem Spitzenstrom anzusteigen (vgl. die Vergrößerung
im transisenten Zeitabschnitt Abb. 5.28c). Im Anschluss laufen die beiden Ströme
auseinander und symmetrieren sich nach
tsym,A
=
150 ns
oder
tsym,C
=
75 ns
je nach
Gatekonfiguration (vgl. [71, S. 8]). Durch die ursprüngliche Simulation kann dieses
Verhalten nicht nachgebildet werden.
Erst durch eine empirisch ermittelte Schwellspannungsdifferenz von ∆
uth
=
−530 mV
in
einem der Transistormodelle in der Simulation kann dieser Effekt, wie in Abbildung 5.29a
1.15 1.2 1.25
t (µs)
0
20
40
(a)
Simulation hartes schal-
ten
6.5 6.6 6.7
t (µs)
-40
-30
-20
(b)
Messung weiches Schal-
ten
1.4 1.5
t (µs)
-40
-30
-20
(c)
Simulation weiches
Schalten
Abbildung 5.29:
Untersuchung mit Hilfe der Simulation
Ts2,1
und
Ts2,2
Gatewiderstands-
konfiguration A (vgl. [71, S. 8])
105
5.3 Parallelschaltung GS61008T
Tabelle 5.2:
Schwellspannung der verwendeten Transistoren
u∗
th
=
|vth −ugs,off|
(Werte
übernommen aus [71, S. 8])
u∗
th,s2,1u∗
th,s2,2u∗
th,s1,1u∗
th,s1,2
3,642 V 3,673 V 3,594 V 3,561 V
gezeigt, nachgestellt werden. Eine durchgeführte statische Messung der Schwellspannung
mit einem Strom von
Imess
=
10 mA
und einer negativen Gatespannung von
ugs,off
=
−2 V
im dritten Quadranten des Ausgangskennlinienfeldes zeigt keine signifikante Abweichung
zwischen den vier verwendeten Transistoren (vgl. Tabelle 5.2). Der dritte Quadrant wurde
deshalb gewählt, weil bei GaN Transistoren der Spannungsabfall im rückwärtsleitenden
Betrieb durch (u∗
th =|vth −ugs,off|) bestimmt ist [32, S. 31].
Der rückwärtsleitende Arbeitspunkt ist beim aktiven Schalten der Halbbrücke zu
beobachten, wenn die Transistoren
Ts2,1
und
Ts2,2
in der weich schaltenden Konfiguration
nach Abbildung 3.1b untersucht werden. Die Auswertung findet im Bereich
B2
nach
A
(vgl. Abbildung 3.1b) statt. Da der Transistor im Bereich
B2
bereits den Strom führt
und beim Übergang vom
B2
zu
A
den Strom auf seinen eigenen rückwärtsleitenden
Kanal überführt, findet auch kein
di
dt
in der Halbbrücke statt und schlussfolgernd keine
Überspannungen.
Das Ergebnis in Abbildung 5.29b der Messung zeigt deutlich die Abweichung der
beiden Ströme, die sich nach der gesetzten Totzeit von
tTotzeit
=
200 ns
nicht mehr
symmetrieren. Das gleiche Verhalten demonstriert die Simulation in Abbildung 5.29c.
Fraglich ist, wie die Änderung der Durchlassspannung zustande kommt, zumal in der
statischen Untersuchung alle Transistoren den gleichen Wert aufweisen. In der Literatur
gibt es Ansätze einer dynamischen Schwellspannung [85], die diesen Effekt beschreiben
könnte. Dennoch beschäftigt sich diese Arbeit nicht weiter mit diesem Thema, da sich
die Asymmetrie des Stroms beim hart schaltenden Betrieb nach kurzer Zeit mit der
Gatekonfiguration C angleicht und die Totzeiten td≤50 ns gewählt werden.
In Veröffentlichungen zur Parallelschaltung werden Strommessshunts verwendet, um die
Symmetrierung der Ströme zu beweisen. In den hier durchgeführten Untersuchungen
wird ein Shunt mit
Rid,mess
=
12,5 mΩ
verwendet. Im Verhältnis zum
Ron
=
7 mΩ
des
Schalters ist dieser fast doppelt so groß. Neben der Problematik, dass der Shunt die
Symmetrierung selbst erzwingen kann und die Zeitkonstante der Wiederangleichung
der Ströme nach dem Einschaltvorgang beeinflusst, verursacht er bei Volllast in der
Endanwendung eine Verlustleistung von ca.
PRid,mess
=
10 W
. Deshalb ist es erforderlich,
in Vorbereitung des Dauerbetriebes die parallelen Schaltzellen ohne die Strommessung
zu untersuchen.
Mit der Untersuchung aus Kapitel 3.1 wird erneut die maximal gemessene Spannung
ermittelt und in der Abbildung 5.30 mit der Messung mit einem Shunt überlagert.
106
5.3 Parallelschaltung GS61008T
0 20 40 60
20
40
60
80
100
(a) A
0 20 40 60
20
40
60
80
100
(b) C
Abbildung 5.30:
Vergleich maximale Spannung mit Strommessung (durchgezogen) und
ohne Strommessung (gestrichelt) UDC = 40 V für unterschiedliche Gatekonfigurationen
Die Übereinstimmung beider Messungen sind ein hinreichendes Kriterium für das
symmetrische Schalten der Leistungstransistoren.
Sollte der Strom beim Schalten asymmetrisch werden und sich nicht wieder symmetrieren,
ist dieser Effekt bei einer Untersuchung des Durchlasswiderstandes nach Kapitel 3.1.2
wiederzuerkennen. Im direkten Vergleich des
Ron,1
für das weiche und harte Schalten
der parallelen Halbbrücke mit der einzelnen Halbbrücke ist festzustellen, dass die
Widerstandsverläufe um ca. den Faktor zwei auseinander liegen (vgl. Abbildung 5.31)
und damit nahezu ideal den Erwartungen der Parallelschaltung entsprechen.
10 20 30 40 50 60 70
4
6
8
10
Abbildung 5.31:
Vergleich des
Ron,1
zwischen der Einzelnen- und Parallelschaltung im
weichen (gestrichelt) und harten Schalten (durchgezogen)
Die Abweichungen vom Faktor zwei liegen bei der Messung zwischen
500 µΩ
und
790 µΩ
,
was an der Messungenauigkeit der „Clamping“-Schaltung liegt. Beim weichen Schalten
zeigte der
Ron,2
gegenüber dem
Ron,1
bisher kein dynamisches Verhalten, weshalb eine
weitere Untersuchung nicht notwendig ist. Im hart schaltenden Betrieb hingegen ist der
Ron,1
das Ende des Stromladepulses. Weiterführende Untersuchungen zeigten bisher,
dass der nachfolgend ermittelte
Ron,2
immer eine dynamische Erhöhung zeigte, weshalb
eine Untersuchung in der Parallelschaltung sinnvoll ist.
Abbildung 5.32a zeigt den zeitlichen Verlauf des
Ron
bei einem Laststrom von
IL
=
70 A
.
Im Einschaltzeitpunkt (
tx
) ist eine geringfügige Erhöhung des Widerstandes zu erkennen.
Der Vergleich des
Ron,1
mit dem
Ron,2
in Abbildung 5.32b zeigt beim
IL,parallel
=
60 A
107
5.3 Parallelschaltung GS61008T
0 0.5 1 1.5 2
t (µs)
0
2
4
6
(a)
Zeitlicher dynamischer
Ron
bei unter-
schiedlichen Strömen
0 20 40 60 80
0
0.05
0.1
0.15
(b)
dynamischer
Ron
über den Strom; Ver-
gleich zwischen der einzelnen und parallelge-
schalteten Halbbrücke
Abbildung 5.32:
Betrachtung des dynamischer
Ron
in einer hart schaltenden Konfigura-
tion
mit
IL,single
=
30 A
einen geringfügig erhöhten dynamischen
Ron
, welcher aber unterhalb
der relativen Abweichung von 0,15 bleibt.
5.3.4 Diskussion
Die Parallelschaltung wurde mit Unterstützung der 3D-FEM und einer SPICE Simulation
entwickelt. Dies führte zu einem Design, das eine gute Übereinstimmung mit der
Simulation aufweist. Der maximale Schaltstrom steigt auf
IL
=
70 A
beim maximalen
Überspannungskriterium von
90 V
. Die in den Untersuchungen ermittelte Asymmetrie
im Strom gleicht sich in kurzer Zeit aus. Bei der Betrachtung ohne Messshunts konnte
ein symmetrisches Schaltverhalten identifiziert werden.
In der zeitlichen Entwicklung des DC-DC-Wandlers stellt die Parallelschaltung einen
abschließenden Optimierungsschritt dar. Sie ist aus zeitlichen Gründen nicht mehr in
der Endanwendung untersucht wurden. Dennoch stellt sie eine Lösung für die Vollbrücke
dar, mit der die maximale Ausgangsleistung erreichbar ist. Aufgrund der gestiegenen
Anzahl der Halbleiter je Halbbrücke ist die Positionierung der Leistungstransistoren
zunehmend kritisch. Dadurch könnte sich der Einsatz einer AlN-Keramik als schwierig
darstellen.
108
6
Resonanter Voll-GaN-ANPC -
Vollbrückenwandler
6.1 Konfiguration
Der Voll-GaN-Wandler wird mit der ANPC-Brücke mit GaN Systems Halbleitern
aus Kapitel 4.2.2 und der Vollbrücke aus Kapitel 5.1.1 mit Wasserkühlung aufgebaut
(vgl. Abbildung 6.1). Neben der gewählten Leistungselektronik verfügt der Wandler
über eine analoge Spitzenstromerkennung, die in dieser Arbeit nur eine untergeordnete
Rolle zur Überwachung einnimmt. In der Veröffentlichung [38] wird diese verwendet,
um die ANPC-Brücke als aktiven Gleichrichter in einer Phase-Shifted Anwendung
stromgesteuert zu untersuchen. Des Weiteren befinden sich auf der Leiterplatte der
Leistungselektronik, Überwachungselemente zur Zwischenkreisspannungsmessung und
Ausgangsstrommessung für Hoch- und Niedervoltteil des Wandlers. Die Strommessung
verfügt über eine Bandbreite von
f3dB
=
1 MHz
, was für die betrachtete Schaltfrequenz
von
fsw
=
130 kHz
ausreichend ist, aber eine beträchtliche Phasenverschiebung des
gemessenen Signals zwischen 10
◦
und 20
◦
aufweist. Im untersuchten Regelansatz in
Kapitel 6.3 wurde das berücksichtigt. Die hohen Schaltgeschwindigkeiten und die
Abbildung 6.1: Darstellung des gesamten Wandlers, exklusive der Steuerplatine
109
6.1 Konfiguration
Resonanzfrequenzen von
fres >300 MHz
erzeugen elektromagnetische Störungen. Unter
Umständen verhindern diese den Betrieb des Wandlers, wenn sie in die Messeinrichtungen
einkoppeln. Um die Wahrscheinlichkeit eines Ausfalls des Wandlers zu minimieren, werden
alle hochfrequenten Signale wie z.B. die „Serial Peripheral Interface“ (SPI)-Signale der
Spannungsmessung und Spitzenstromerkennung im „Low Voltage Differenatial Signaling“
(LVDS) Standard ausgeführt.
Die Veröffentlichung [86] zeigt den Vergleich zwischen einem FPGA und einer „Micro
Control Unit“ (MCU) bei einer Regelaufgabe für einen AC/DC Wandler. Es konnte
hervorgehoben werden, dass die parallele Abarbeitung von synchronisierten Prozessen
für eine Regelung in einem Wandler einen entscheidenden Vorteil darstellt. Aufgrund
der niedrigen Totzeiten für die Vollbrücke, dem anspruchsvollen Modulator der ANPC-
Brücke sowie den gesammelten Erfahrungen aus dem AC/DC Wandler Projekt, wird
zur Steuerung und Regelung dieses Wandlers ein FPGA mit integrierten ARM Core
verwendet (siehe Anhang E).
6.1.1 Resonanzkreis
Der Entwurf des Resonanzkreises in Abbildung 6.1 entspricht der Berechnung nach Kapi-
tel 2.2. Die gemessenen und berechneten Werte sind in der Tabelle 6.1 gegenübergestellt.
Mit geringen Abweichungen und der daraus folgenden neuen Kurzschlussresonanzfre-
quenz von
fk
=
106 kHz
entspricht dieser Resonanzkreis der rechnerischen Auslegung.
Die Induktivität des Transformators aus einer Kleinsignalmessung für den Kurzschluss-
und Leerlauffall ist in Abbildung 6.2a dargestellt.
Tabelle 6.1: LLC: Parameter aus Berechnung und Messung
Parameter Rechnung Messung
Lo250 µH 271 µH
Lk52,5µH 51,5µH
Cr48 nF 43,8 nF
fk100 kHz 106 kHz
0 200 400 600
51.4
51.5
51.6
51.7
270
275
280
(a) Kurzschluss- und Leerlaufmessung
100 150 200 250
0
20
40
60
80
-100
0
100
(b) Impedanz im Kurzschluss
Abbildung 6.2: Kleinsignalvermessung der Induktivitäten im Transformator
110
6.2 Regelungsansatz mit Spannungsregelung
Die Kurzschlussinduktivität des Transformators macht bei
f
=
200 kHz
einen
unerwarteten Knick (siehe rote Markierung in Abb. 6.2a). Dieser Effekt kann auf
die Messwertumschaltung am Messgerät zurückgeführt werden. Wenn dennoch ein
solches Verhalten auftritt, ist dieses unbedenklich, da die Frequenz oberhalb des
Arbeitsbereiches liegt und der Wertesprung sich im unteren Prozentbereich darstellt. In
der Impedanzmessung des gesamten Resonanzkreises ist die Kurzschlussresonanz bei
fk
=
106 kHz
durch einen deutlichen Knick der Impedanz markiert (vgl. Abb. 6.2b). Des
Weiteren durchläuft der Phasengang in diesem Bereich einen Wechsel vom kapazitiven
(fk<106 kHz) in das induktive (fk>106 kHz) Verhalten des Resonanzkreises.
Eine rechnerische Auswertung der Verluste des Transformators nach den im Datenblatt
angegebenen Verlustkurven (Kernmaterial 3F3 und ein ETD-54 Kern) ergibt Kern-
verluste von
PKern ≈7 W
. Die ohmschen Verluste lassen sich bei der Arbeitsfrequenz
nur indirekt schätzen. Im kurzgeschlossenen Zustand des Resonanzkreises liefert die
Kleinsignalmessung einen ohmschen Widerstand, von der Hochvoltseite aus gemessen,
von ca. RLLC,130 kHz ≈481 mΩ.
Es ergeben sich rechnerisch ohmsche Verluste von ca.
Pohmsch ≈21 W
bei Volllast und
damit eine Gesamtverlustleistung des Resonanzkreises von Ptrafo ≈28 W.
Der aufgebaute Resonanzkreis ist für die Arbeitsfrequenz von
f
=
130 kHz
geeignet und
bewährt sich in den nachfolgenden Abschnitten unter Betriebsspannung.
6.2 Regelungsansatz mit Spannungsregelung
6.2.1 Zwischenkreissymmetrie
Das Simulationskapitel 2 untersuchte den Fall der Zwischenkreisasymmetrie. In
Abbildung 6.3 ist in Farbe ocker eine Messung der Zwischenkreisspannung bei
UZK,ANPC
=
600 V
zu sehen, deren Asymmetrie beträgt
Uasym
=
20 V
. Im Hinblick auf
die Endanwendung mit einer Zwischenkreisspannung von
UZK,ANPC
=
720 V
kann die
Asymmetrie des Zwischenkreises zu unerlaubt hoher Sperrspannung an den Halbleitern
führen. Aus diesem Grund ist eine Zwischenkreisregelung notwendig. Die Regelstruktur
arbeitet autark und manipuliert den Mittelwert der Ausgangsspannung des ANPC-
Wandlers. Die Messung in Abbildung 6.3 (blau) zeigt die Ausgangsspannung bei aktiver
Regelung. Die Zwischenkreisspannungen werden durch die Anpassung des Steuergrades
der negativen Spannungszeitfläche symmetriert (vergleiche Ausgangsspannungstransiente
von DC- zu N- Potential zwischen
4µs
und
6µs
in der blauen Messung in Abbildung
6.3).
111
6.2 Regelungsansatz mit Spannungsregelung
0 2 4 6 8 10 12 14
t (µs)
-400
-200
0
200
400
-400
-200
0
200
400
Abbildung 6.3:
Vergleich der ANPC-Ausgangsspannung bei aktiver (blau, rechts) und
inaktiver (ocker, links) Zwischenkreisregelung; UZK,ANPC = 600 V
6.2.2 Ausgangsspannungsregelung
Im ersten Ansatz wurde eine Ausgangsspannungsregelung ohne unterlagerter Stromre-
gelung implementiert (siehe Abb.6.4). Der Strom im Resonanzkreis muss dennoch
beobachtet werden, um die im Kapitel 5 eingestellte Überstromgrenze nicht zu
überschreiten. Die Parameter des Regelkreises wurden in diesem Ansatz aus der
Simulation übernommen.
PI
UDC,ANPC,soll
UDC+,ANPC
UDC−,ANPC
φ
Abbildung 6.4: Reglerstruktur Ausgangsspannungsregelung
0 50 100 150 200
700
710
720
(a) 0 W auf 350 W
0 100 200 300
700
710
720
730
(b) 0 W auf 500 W
Abbildung 6.5:
Untersuchung der Spannungsregelung beim Lastsprung vom Leerlauf
auf eine definierte Ausgangsleistung; uDC,ANPC,soll = 720 V
Bei der Vermessung der Regelung weist die Zwischenkreisspannung bei Lastsprüngen
einen hohen Einbruch mit einer durchschnittlichen Anregelzeit von mehr als
te≈100 ms
auf (vgl. Abb. 6.5).
112
6.2 Regelungsansatz mit Spannungsregelung
6.2.3 Schaltverhalten und Wirkungsgrad
Die Ausgangsspannung der Vollbrücke in Abbildung 6.6a (ocker), mit einer gewählten
Totzeit von
tTotzeit
=
100 ns
verdeutlicht, dass eine der beiden Halbbrücken kontinuierlich
hart schaltet (rote Markierung). Die andere Halbbrücke lädt weich um und hat die
Möglichkeit zum ZVS (grüne Markierung in Abb. 6.6a). Durch den Vorzeichenwechsel
des Stroms während der Totzeit verliert diese Halbbrücke die Möglichkeit des ZVS
wieder, was zum erneuten Umladen während der Totzeit und dem harten Schalten
führt (Spannungspeak in der grünen Markierung). Das harte Schalten ist nach Kapitel
(a)
Ausgangsspannung und Strom der Voll-
brücke im Schaltvorgang
-0.5 0 0.5
t (µs)
-400
-200
0
200
400
-1
-0.5
0
0.5
(b)
Ausgangsspannung und Strom der ANPC-
Brücke im Schaltvorgang
Abbildung 6.6:
Untersuchung der Schaltvorgänge bei einer hochvoltseitigen Ausgangslei-
stung von Pout ≈500 W
2.1.1 unproblematisch, da die Schaltverluste minimal sind, im Gegensatz zu den
Totzeitverlusten. Der grün markierte Schaltvorgang stellt in Bezug auf Verluste kein
Problem dar. Die hohe Folge von schnellen transienten Schaltvorgängen birgt die Gefahr
von elektromagnetischen Störungen, welche aus EMV-Sicht zu vermeiden sind.
Die ANPC-Brücke demonstriert einen vergleichbaren Effekt, wie im Kapitel 4.2.2.1
bereits diskutiert. Der Strom ist zu klein oder die Totzeit zu gering, um das ZVS zu
gewährleisten. Auch wenn der beginnende Umladevorgang prinzipiell schon Schaltverluste
reduziert, ist es für die ANPC-Brücke vorteilhaft immer das ZVS zu erreichen (vgl.
Kapitel 2.1.1).
In Abbildung 6.7 ist der Wirkungsgrad des gesamten Wandlers dargestellt. Dabei zeigt
sich, dass dieser unterhalb von η < 0.93 liegt.
6.2.4 Diskussion
Der Wandler zeigt im ersten Entwurf, dass das gewählte Konzept anwendbar ist und die
Anforderungen der Tabelle 1.1 in den Punkten: Eingangsspannung, Ausgangsspannung
und galvanische Trennung erfüllt sind. Die Ausgangsleistung wird in der ersten
Untersuchung auf
Pout
=
500 W
beschränkt, um die Niedervoltbrücke in einem sicheren
Arbeitsbereich zu betreiben, um keinen vermeidbaren Ausfall zu provozieren.
113
6.3 Erweiterter Regelansatz
350 400 450 500
0.92
0.925
0.93
Abbildung 6.7:
Ermittelter Wirkungsgrad des gesamten Voll-GaN-Wandlers mit einer
Spannungsregelung; bei UDC,HV = 720 V und UDC,LV = 45 V
Der Wandler erreicht den in der Simulation gezeigten Wirkungsgrad, allerdings unter
veränderten Betrieb. In der Simulation arbeiten die Transistoren im ZVS, was in der
Messung nicht der Fall ist.
Die Regelung der Ausgangsspannung zeigt ein stabiles Verhalten. Durch ihre geringe Dy-
namik verursacht sie hohe Spannungseinbrüche in der geregelten Zwischenkreisspannung.
Der Spannungseinbruch bleibt unter ∆
UANPC,DC
= 10%, was für das Forschungsvorhaben
ausreichend ist, dennoch ist die Dynamik nicht zufriedenstellend. Deshalb wird in
dem nachfolgenden Kapitel ein alternativer Regelansatz diskutiert, der den Strom in
der Regelstruktur berücksichtigt und die Dynamik der Ausgangsspannungsregelung
verbessert.
6.3 Erweiterter Regelansatz
Das Kapitel 6.2.2 mit der Ausgangsspannungsregelung zeigt, dass die Dynamik des
Reglers nicht zufriedenstellend ist. Die Ausgangsspannung wird stationär stabil geregelt,
mit hohen Ausregelzeiten und hohen Spannungseinbrüchen. Bei Wandlern wie dem
Tiefsetz- oder Hochsetzsteller ist bekannt, dass eine unterlagerte Stromregelung die
Dynamik der überlagerten Ausgangsspannungsregelung verbessern kann [87, 88]. Bei
LLC-DC-DC-Wandlern demonstriert die Literatur vielversprechende Ansätzen für eine
Mittelwertstromregelung mit verbesserten Regelverhalten [89][90][41]. Eine direkte
Adaption der Regelstrategien auf die hier diskutierte Endanwendung ist aufgrund
der festen Arbeitsfrequenz und der Annahme, dass beide Leistungsbrücken als aktive
Spannungsquellen betrachtet werden nicht möglich. Sie liefern dennoch die nötigen
Ansätze für die hier vorgestellte Regelstrategie.
Insbesondere [41] beschreibt anhand eines LLC-Resonanzwandlers mit passiver Gleich-
richtung, wie eine Modellbildung in einem rotierenden Koordinatensystem, vergleichbar
der Modellbildung einer AC-Maschine umsetzbar ist [41]. Diese verwendet die Spannung
über den Resonanzkondensator und den Strom im Resonanzkreis als Basis für die
Erzeugung eines skalaren Systems. Abweichend in der hier vorgestellten Anwendung
ist, dass der Strom im Resonanzkreis gemessen, aber die Spannung über den Reso-
nanzkondensator nicht erfasst wird. Deshalb beschreibt das nachfolgende Kapitel einen
114
6.3 Erweiterter Regelansatz
Ansatz, welches ermöglicht, ein orthogonales System zu erzeugen, ohne eine Messung
der Resonanzkondensatorspannung zu verwenden. Weiterhin abweichend zu dem in
[41] angeführten Ansatz ist die Tatsache, dass in dieser Arbeit die Schaltfrequenz
konstant ist und die Leistung über die Phasenverschiebung
ϕ
zwischen den beiden
aktiven Leistungsbrücken gestellt wird.
6.3.1 Synthese eines orthogonalen und skalaren Systems
Durch die Zerlegung des Stroms in seinen Blind- und Wirkanteil, in Bezug auf die erste
Harmonische der ANPC-Ausgangsspannung, ist eine Auslegung des Resonanzkreises
nach Kapitel 2.2 möglich. In dem Kapitel wurde weiterhin beschrieben, dass eine Phasen-
verschiebung zwischen den beiden Brückenausgangsspannungen Wirkleistung bereitstellt
(vgl. (2.19)). Diese Phasenverschiebung erzeugt im gleichen Ansatz Blindleistung im
Resonanzkreis.
Diese Aussagen weisen eine hohe Übereinstimmung mit netzgeführten Wechselrichtern
auf, welche die Phasenverschiebung im Bezug zum Verbrauchernetz stellen [91].
Bei der Umsetzung der Regelstrategien für die netzgeführten Wechselrichter wird aus den
gemessenen dreiphasigen Spannungen ein Vektor mit Hilfe der Clarke-Transformation
gebildet, welcher sich mit der Winkelgeschwindigkeit ωdes Verbrauchernetzes dreht.
Die Literatur bezeichnet diesen Vektor bspw.
iαβ
. Diese Notation wird beibehalten [40,
S. 1584].
Abweichend von den dreiphasigen Netzen verfügt die hier diskutierte Endanwendung
über eine Phase, wodurch die Clarke-Transformation nicht angewandt werden kann.
Identische Faktoren weisen Wechselrichter auf, die an einem einphasigen Verbundnetz
angeschlossen sind. Diese erzeugen die benötigte orthogonale
αβ
-Darstellung aus dem
einphasigen Netz. Eine vielversprechende Herangehensweise zeigt die Veröffentlichung
[91]. Das Syntheseverfahren ist in Abbildung 6.8 dargestellt und verwendet einen
Integrator zweiter Ordnung mit der Resonanzfrequenz
ω
[91, S. 2]. Der Faktor
k
definiert
die Bandbreite und Dämpfung bei abweichenden Frequenzen von der Resonanzfrequenz.
Eine Simulation der in „Very High Speed Integrated Circuit Hardware Description
Language“ (VHDL) umgesetzten FPGA-Implementierung zeigt die Abbildung 6.9 [92].
Integrator
1
s
ω
ω
1
s
k
i
iα
iβ
ω
1
s
Abbildung 6.8:
Erzeugung eines orthogonalen Systems (eigene Darstellung von [91, Fig.
2])
115
6.3 Erweiterter Regelansatz
0 5 10 15 20 25
t (µs)
-1
0
1
0 5 10 15 20 25
-1
-0.5
0
0.5
1
(a) i
ˆANPC,out = 1 A
0 5 10 15 20 25
t (µs)
-2
0
2
0 5 10 15 20 25
-2
-1
0
1
2
(b) i
ˆANPC,out = 2 A
Abbildung 6.9:
Simulation der in VHDL implementierten orthogonalen Synthese.
fsw
=
130 kHz
,
fsmb
=
10 MHz
; links Strom in Resonanzkreis, kontinuierlich (
iANPC,out
) und
abgetastet (i⊗
ANPC,out), rechts αβ-Darstellung des resonanten Stroms
Diese demonstriert die stabile Berechnung der
αβ
Komponenten, selbst bei einem Strom
mit hohen Verzerrungsanteil (vgl. Abb. 6.9a). Die gewählte Bandbreite von k = 0
.
4und
die daraus resultierende Dämpfung bei abweichenden Frequenzen von der Schaltfrequenz,
erzwingt eine Glättung des abgetasteten Signals, was dazu führt, dass selbst bei einer
groben Abtastung von
fADC
=
3 MS/s
das Resultat der
αβ
-Synthese sich gut darstellt
(vgl. Abb. 6.9b).
In der Simulation ist die Regelstrecke bestmöglichst implementiert. Dabei sind der
Stromsensor mit der analogen Filterung und der Analog Digital Converter (ADC)
mit
fADC
=
3 MS/s
Abtastung berücksichtigt, welche eine nicht zu vernachlässigende
Phasenverschiebung verursachen. Deshalb weist das abgetastete Signal (
i⊗
ANPC,out
) diese
Phasenverschiebung im Bezug zum Strom im Resonanzkreis auf.
Diese Phasenverschiebung bewirkt, dass die Aufteilung auf die D- und Q-Komponente
nicht korrekt erfolgt. Aufgrund dessen, dass die Schaltfrequenz konstant ist und keine
Änderung der Phasenverschiebung zu erwarten ist, ist die fehlerhafte Phasenverschiebung
bei der D- und Q-Berechnung als Offset mit berücksichtigt.
Durch die
αβ
Synthese des orthogonalen Systems ist es möglich, eine Rotationsmatrix
(Park-Transformation) mit äquivalenten skalaren Wert (d und q) für den Strom im
Resonanzkreis zu erzeugen [91].
116
6.3 Erweiterter Regelansatz
0 10 20
t (µs)
-200
-100
0
100
200
-2
-1
0
1
2
0 50 100
-2
-1
0
1
2
Abbildung 6.10:
Messung der D- und Q-Komponente in der Endanwendung; gesteuerter
Betrieb
Die vom FPGA während einer Messung erzeugte d und q-Komponente zeigt die
Abbildung 6.10 rechts. Die Signale weisen ein geringes Rauschen auf, verursacht durch
die hohe Verzerrung und Abtastung des Stroms (Abb. 6.10 links, blau).
Rückblickend auf die Forschungsarbeit [41], ist mit diesem Ansatz eine vergleichbare
Synthese der
αβ
-, und D- und Q-Komponente gelungen. Bei der Überführung in
einen klassischen LLC-DC-DC-Wandler mit einer Frequenzregelung muss berücksichtigt
werden, dass
ω
für die Erzeugung des orthogonalen Systems eine Veränderliche darstellt
(vgl. Abb. 6.8).
6.3.2 Regelstruktur
DC
AC
AC
DC
AC
DC
V
V
V
UDC,VB
UDC+,ANPC
UDC−,ANPC
dANPC
dVB
sANPC
sVB
iVB
i1
φ
(a) Messsignale und Stellgrößen
i1
α
β
v
orthogonale Synthese
iq,ANPC,soll
PI
PI
dVB
φ
PI
UDC+,ANPC
UDC−,ANPC
UDC,ANPC,soll
αβ
dq
iANPC,d
iANPC,q
(b) Regelstruktur der D-Q Regelung
Abbildung 6.11: Aufbau der Regelstruktur in der Wandler-Steuereinheit
117
6.3 Erweiterter Regelansatz
Die vom System erfassten Messgrößen (blau) und die Stellgrößen (rot) für den Wandler
sind in Abbildung 6.11a eingezeichnet.
Die Stellgröße
dANPC
repräsentiert den Tastgrad der ANPC-Brücke. Die Stellgröße
sVB
manipuliert die Symmetrie der positiven und negativen Halbschwingung der
Ausgangsspannung der Niedervoltbrücke. Beide Stellgrößen bleiben bei aktiver Regelung
konstant.
Die umgesetzte Regelstruktur ist in Abbildung 6.11b dargestellt. Dabei ist zu erkennen,
dass der ANPC-Brückenstrom
i1
im ersten Schritt durch die orthogonale Synthese in
die
αβ
und im Anschluss in die D-Q Darstellung überführt wird. Den Sollwert für
die Regelung des D-Stroms liefert der Zwischenkreisspannungsregler, der die gesamte
Zwischenkreisspannung der ANPC-Brücke misst. Der D-Strom Regler liefert als Stellgröße
die Phasenverschiebung zwischen den beiden Brücken. In Abbildung 6.12 ist die D- und
0 0.05 0.1 0.15 0.2 0.25 0.3
0
2
4
6
8
2
4
Abbildung 6.12: Simulation: Phasensprung zwischen den beiden Leistungsbrücken
Q-Komponente von
i1
bei einem Phasensprung zwischen den beiden Brückenspannungen
gezeigt. Nach der Gleichung (2.18) ändert sich durch die Phasenverschiebung der Q-Anteil
mit, wodurch ein Verlust des ZVS der ANPC-Brücke entstehen kann. Die Gleichung
(2.18) mit (2.20) ermöglicht die Blindleistung zu verändern, in dem der Steuergrad, und
damit die Amplitude der ersten Harmonischen einer der Ausgangsbrücken angepasst wird.
Das hat wiederum Einfluss auf die Wirkleistung (vgl. Gleichung 2.20). Schlussfolgernd
muss die Phase erneut nachgestellt werden. Aufgrund dessen, dass die ANPC-Brücke
bereits einen Regler für die Zwischenkreissymmetrierung benötigt, wird darauf verzichtet
weitere Anpassungen am Steuergrad vorzunehmen. Die Vollbrücke hingegen ist in
Grenzen manipulierbar und wird für die Anpassung der Blindleistung verwendet. Die
Reglerstruktur ist in Abbildung 6.11b zu sehen. Die Reglerparameter für die hier
durchgeführten Simulationen sind im Anhang F.1 aufgeführt.
Die Ergebnisse der Simulation mit verschiedenen Lastsprüngen demonstrieren, dass
bei den exemplarischen Lastsprüngen
id,soll
=
0 A
und
id,soll
=
2 A
die D- und Q-
Komponente ausgeregelt sind. Bei
id,soll
=
8 A
hingegen ist die D-Komponente wie
erwünscht eingestellt. Die Q-Komponente ist nicht auf den gewünschten Soll-Wert von
iq,soll
=
1,6 A
ausgeregelt. Der Grund liegt in der Begrenzung des Steuergrades der
Vollbrücke, die bereits einen Steuergrad von 0,95 erreicht hat. An dieser Stelle müsste
die ANPC-Brücke nachgestellt werden. Letztlich ist das aus dem zuvor genannten Grund
nicht umgesetzt wurden.
118
6.3 Erweiterter Regelansatz
0 0.5
-4
-2
0
1.5
2
2.5
(a) id,soll = 0 A
0 0.5 1
-4
-2
0
2
1
2
3
(b) id,soll = 2 A
0 0.5 1
2
4
6
8
10
1
2
3
4
5
(c) id,soll = 8 A
Abbildung 6.13: Simulation: Lastsprünge von id,soll mit iq,soll = 1,6 A
Die überlagerte Spannungsregelung demonstriert eine verbesserte Dynamik bei Lastsprün-
gen am ANPC-Ausgang, selbst bei einer Laständerung von ∆
Pout
=
2 kW
(vgl. Abbildung
6.14). Im direkten Vergleich mit der alleinigen Ausgangsregelung aus Abschnitt 6.5 ist
0 0.2 0.4 0.6
716
718
720
(a) Pout = 0 W
0 0.2 0.4 0.6 0.8
720
722
724
726
(b) Pout = 1 kW
Abbildung 6.14: Simulation: Lastsprung von Pout =−1 kW.
eine Verbesserung der Dynamik zu erkennen. Des Weiteren fällt der Spannungseinbruch
mit ∆
UDC
=
5 V
selbst bei höheren Lastsprung geringer aus. Noch deutlicher zeigt das
die reale Messung im nachfolgenden Abschnitt.
6.3.3 Ausgangsspannungsregelung mit unterlagerter Stromre-
gelung am realen System
In der Endanwendung führt die Implementierung dieser Regelung bei einem vergleichba-
ren Lastsprung von ∆
Pout ≈1 kW
zu einem Spannungseinbruch von ∆
UDC,ANPC
=
4 V
.
Dies ist gegenüber der alleinigen Spannungsregelung aus Kapitel 6.2.2 eine Verbesserung
der Dynamik mit einer Anregelzeit von ca. 4 ms (vgl. Abbildung 6.15).
Im Vergleich zur Simulation fällt der Einbruch der Zwischenkreisspannung geringer aus.
Die Anregelzeit ist um den Faktor 10 angestiegen (vgl. Abb. 6.14a).
Dieses Verhalten lässt sich auf die elektronische Last zurückführen, welche keinen
idealen Lastsprung hervorruft. Das verdeutlicht die Messung des Resonanzstroms auf der
ANPC-Seite in Abbildung 6.15b. Der Strom steigt linear an und folgt der elektronischen
119
6.3 Erweiterter Regelansatz
0 5 10
670
675
680
685
(a) Zwischenkreisspannung
0 5 10
-5
0
5
(b) Brückenstrom der ANPC-Brücke
Abbildung 6.15:
Messung: Lastsprung von
Pout
=
1 kW
bei einer Zwischenkreisspannung
von UDC,ANPC = 680 V.
Last. Des Weiteren verfügt die elektronische Last über eine Eingangskapazität von ca.
Cin,EL
=
180 µF
[93, S. 14, ELR 9750-66]. Aus diesem Grund ist eine Anpassung der
Reglerparamter der Ausgangsspannungsregelung notwendig, da diese in der Simulation
nur die Zwischenkreiskondensatoren der ANPC-Brücke berücksichtigte. Die eingestellten
Regelparameter des Wandlers demonstrieren das gewünschte Verhalten, weshalb diese
für die weiteren Untersuchungen verwendet werden und im Anhang F.2 aufgelistet sind.
6.3.4 Schaltverhalten
Die Analyse des Schaltverhaltens in Kapitel 6.2.3 zeigt, dass die Vollbrücke unerwünschte
Umladevorgänge während der Totzeit durchläuft. Um dieses Problem zu umgehen, ist
die Totzeit der Niedervoltbrücke auf das ermittelte Minimum aus Kapitel 5.2.2 zu
tTotzeit,VB
=
25 ns
eingestellt. Die ANPC-Brücke hingegen wies eine zu geringe Totzeit für
das Erreichen des ZVS auf. Eine Erhöhung der Totzeit auf
tTotzeit,VB
=
150 ns
begünstigt
das ZVS. Die Untersuchung mit vergleichbarer Ausgangsleistung, wie in Kapitel 6.2.3,
stellt dar, dass keine unerwünschten Umladevorgänge der Niedervoltbrücke in der Totzeit
auftreten.
Auch in dieser Untersuchung schaltet eine der Halbbrücken weich ein (grün markiert),
während die andere hart einschaltet (rot markiert). Gemäß der Erkenntnis aus Kapitel
5.2.2 ist das nur kritisch, weil die hart schaltende Halbbrücke höhere Totzeitverluste
erzeugt (zwischen
t
=
5,6µs
und
t
=
5,8µs
in Abbildung 6.16a), im Gegensatz zur
weich schaltenden Halbbrücke, welche während der Totzeit umlädt (zwischen
t
=
5,2µs
und
t
=
5,4µs
in Abbildung 6.16b). Die ANPC-Brücke weist in dieser Messung das
gewünschte weiche Schalten auf (vgl. Abb. 6.16c bis 6.16f).
Die Untersuchung bei einer Ausgangslast von ca.
Pout ≈1,3 kW
und den Zwischen-
kreisspannungen
UDC,ANPC
=
720 V
und
UDC,VB
=
45 V
, demonstriert die erwünschten
weichen schalttransienten Übergänge der ANPC-Brücke. Die Vollbrückentransistoren
120
6.3 Erweiterter Regelansatz
5.2 5.4 5.6 5.8 6
t (µs)
-50
0
50
-20
0
20
(a) Vollbrücke: DC- zu N zu DC+
1.2 1.4 1.6 1.8 2
t (µs)
-50
0
50
-20
0
20
(b) Vollbrücke: DC+ zu N zu DC-
1.6 1.8 2
t (µs)
-60
-40
-20
(c)
ANPC DC+
zu N
2 2.2 2.4
t (µs)
-460
-440
-420
(d)
ANPC N zu
DC-
5.4 5.6 5.8
t (µs)
0
20
40
60
(e)
ANPC DC-
zu N
5.8 6 6.2
t (µs)
400
420
440
(f)
ANPC N zu
DC+
Abbildung 6.16:
Schaltverhalten der Vollbrücke und der ANPC-Brücke bei einer Leistung
von Pout ≈500 W,UDC,ANPC = 680 V und UDC,VB = 40 V .
3 3.2 3.4 3.6
t (µs)
-50
0
50
-50
0
50
(a) Vollbrücke: DC- zu N zu DC+
6.8 7 7.2 7.4
t (µs)
-50
0
50
-50
0
50
(b) Vollbrücke: DC+ zu N zu DC-
7.2 7.6
t (µs)
-80
-60
-40
-20
0
(c)
ANPC DC+
zu N
7 7.5
t (µs)
-450
-400
-350
(d)
ANPC N zu
DC-
3.4 3.6 3.8
t (µs)
0
20
40
60
(e)
ANPC DC-
zu N
3.5 4
t (µs)
400
420
440
460
480
(f)
ANPC N zu
DC+
Abbildung 6.17:
Schaltverhalten der Vollbrücke und der ANPC-Brücke bei einer Leistung
von Pout ≈1,3 kW,UDC,ANPC = 720 V und UDC,VB = 45 V
121
6.3 Erweiterter Regelansatz
arbeiten, wie in der Untersuchung zuvor, im hart und weich einschaltenden Betrieb (vgl.
Abb. 6.17).
6.3.5 Wirkungsgraduntersuchung
Die Erfassung der Eingangsspannung auf der Niedervoltseite erfolgt direkt an den
Anschlüssen der Brücke, um die ohmschen Verluste der Zuleitungen in der Wirkungs-
graduntersuchung auszuschließen. Die Erfassung des Stroms auf der Niedervoltseite
geschieht mit Hilfe eines Präzisionsshunts (
RMess
=
1 mΩ
) [94]. Des Weiteren wird der
Vollbrückenwandler mit dem kalorimetrischen Messsystem überwacht und die Verluste
ermittelt. Angemerkt werden muss, dass die Messung des kalorimetrischen Messsystem in
diesem Leistungsbereich, auch durch die Kalibrierung, nur bedingt korrekte Werte liefert.
Deshalb eignet sich dieser Vergleich nur für die Veranschaulichung und hat keinen beson-
ders hohen Anspruch auf Genauigkeit. Auf der Hochvoltseite erfolgt die Erfassung der
Leistung mit der elektronischen Last, die eine Abweichung von ca. 1
.
5% aufweist. Hierbei
sind die Verluste der Zuleitung zur elektronischen Last mit berücksichtigt, welche jedoch
keinen signifikanten Einfluss haben. Reglereinstellung und Totzeiten bleiben unverändert.
Die Messung wurde bei einer Raumtemperatur von ca.
Tamb
=
27 ◦C
durchgeführt. Die
Niedervoltüberstromgrenze verbleibt aus Sicherheitsgründen bei
i
ˆOCP ≈42 A
. Den
ermittelten Wirkungsgrad zeigt die Gegenüberstellung in Abbildung 6.18 für das
Wandlungsverhältnis
UDC,VB
=
40 V
auf
UDC,ANPC
=
680 V
und
UDC,VB
=
45 V
auf
UDC,ANPC
=
720 V
. Durch die verbesserte Regelung und die Anpassung der Totzeiten
0.6 1
0.95
0.96
0.97
0.98
(a) gesamter Wandler
0.6 1
0.98
0.985
0.99
(b) nur Vollbrücke
0.6 1
0.96
0.97
0.98
0.99
(c) ohne Vollbrücke
Abbildung 6.18:
Wirkungsgrad des Leistungskreises des Wandlers (
UDC,VB
=
40 V
:
gestrichelt, UDC,VB = 45 V: durchgezogen )
kann ein Wirkungsgrad über
η
= 0
.
96 bis zu einer Ausgangsleistung von
Pout
=
1,3 kW
erreicht werden (vgl. Abbildung 6.18a).
Der Wirkungsgrad der Vollbrücke errechnet sich aus dem kalorimetrischen Messsystem
und zeigt einen deutlich sinkenden Trend bei steigender Leistung (Abb. 6.18b). Durch
das Herausrechnen der Vollbrückenverluste demonstriert der restliche Wandler einen
stabilen Wirkungsgrad, welcher besonders bei der Messung mit
UDC,VB
=
40 V
zur
122
6.3 Erweiterter Regelansatz
0.4 0.6 0.8 1 1.2
0
20
40
60
(a) Verlustaufteilung
0.4 0.6 0.8 1 1.2
676
678
680
718
719
720
721
(b) Ausgangsspannung
Abbildung 6.19: (UDC,VB = 40 V: gestrichelt, UDC,VB = 45 V: durchgezogen )
Geltung kommt. Noch deutlicher wird dies bei der Betrachtung der Leistungen in
Abbildung 6.19a. Hier zeigt sich, dass ein Großteil der Verluste über die Vollbrücke
erzeugt wird.
Der verbliebene Teil der Verlustleistung muss auf den Resonanzkreis, die ohmschen
Verluste in den Platinen und auf die ANPC-Brücke aufgeteilt werden. Aufgrund dessen,
dass die Verluste der ANPC-Brücke durch die autarke Wasserkühlung nicht erfasst werden
können, werden für die Ausgangsleistung von
Pout
=
1,3 kW
mit einer Eingangsspannung
von
UDC,VB
=
45 V
die Verluste der ANPC-Brücke aus der Simulation mit
Pv,ANPC
=
8 W
angenommen. Werden in diesem Arbeitspunkt (
Pout
=
1,3 kW
und
UDC,VB
=
45 V
) von
den Verlusten (
Pv,−VB
=
29 W
) die simulierten ANPC-Verluste abgezogen, ergeben sich
Verlustleistungen für den Resonanzkreis und die Leitverluste auf der Platine von ca.
Pv,LLC ≈21 W
. Der Großteil der Verlustleistung wird vom Resonanzkreis verursacht
und befindet sich in der Größenordnung der zuvor in Kapitel 6.1.1 berechneten Verluste.
Abschließend zeigt die Abbildung 6.19b den stabilen Verlauf der Ausgangsspannung
der Hochvoltseite über den gemessenen Leistungsbereich. Eine Ausnahme bildet der
Messpunkt bei
Pout
=
1 kW
in der
UDC,VB
=
40 V
Messung. Hier erreicht die
Stromregelung das Reglerlimit und verhindert eine Überstromauslösung.
6.3.6 Anfahren des Wandlers
Der Wandler arbeitet mit einer Eingangsspannung zwischen
UDC,VB
=
40 V
und
UDC,VB
=
45 V
und lädt seine Hochvoltseite selbstständig auf. Durch den spannungsfreien
Zwischenkreis arbeitet der Wandler im Anfahrmoment auf einen Kurzschluss, was bei
einer vollen Aussteuerung der Vollbrücke den maximalen Kurzschlussstrom hervorruft
und die Hardwareüberstromerkennung auslöst.
Eine Lösung des Problems ist, den Steuergrad beider Brücken in Form eines synchroni-
sierten Soft-Starts zu erhöhen. Überschreitet die D- oder Q-Komponente des Stroms
einen eingestellten Ladestrom, so wird das weitere Aufsteuern des Steuergrades bis zum
erneuten Einhalten der Grenzen verhindert. Sobald der Zwischenkreis vorgeladen ist,
123
6.3 Erweiterter Regelansatz
0 100 200 300 400 500 600 700 800
0
500
Abbildung 6.20:
Messung: Vorladen der Zwischenkreisspannung der Hochvoltseite von
UDC,VB = 40 V
greift die Regelung. Eine exemplarische Messung für das Vorladen auf
UDC,ANPC
=
680 V
zeigt die Abbildung 6.20. Zwischen
t
=
0 ms
und
t
=
580 ms
ist der Anstieg der
Zwischenkreisspannung gering, was auf die hohe Spannungsdifferenz zwischen den
beiden Brücken und die daraus hervorgerufene hohe Blindleistung im Resonanzkreis
zurückzuführen ist. Durch den weiteren Anstieg der Zwischenkreisspannung sinkt die
Blindleistung und eine höhere Wirkleistung kann bereitgestellt werden. Der letzte Hub
von UDC,ANPC = 450 V auf UDC,ANPC = 680 V erfolgt zeitlich am schnellsten.
Beim Vorladen kann aufgrund der hohen Blindleistung zu Beginn kein Start mit einer
Ausgangslast vollzogen werden. Des Weiteren trägt hier die erhöhte Ausgangskapazität
durch die elektronische Last dazu bei, dass der Startvorgang eine relativ lange Zeit in
Anspruch nimmt.
124
7
Fazit
Ausgangspunkt dieser Dissertation ist ein Forschungsprojekt mit der Fragestellung, ob
die Möglichkeit besteht einen bidirektionalen, potentialgetrennten DC-DC-Wandler der
1−2 kW Klasse mit erhältlichen GaN-Halbleitern umzusetzen.
Eine der zentralen Fragestellungen ist es, dass die Anforderungen an den Wandler die
Spezifikation der einzelnen verfügbaren Leistungshalbleiter übersteigt (vgl. Tabelle
1.1). Die bei der Bearbeitung des Forschungsprojektes zur Verfügung stehenden
Leistungshalbleiter weisen eine maximale Sperrspannung von
Uds ≈600 V
auf. Die
geforderte Hochvoltzwischenkreisspannung soll bei ca.
UHV
=
720 V
liegen. Diese
Anforderung ist mit Topologien wie der DAB in der Standardkonfiguration nicht lösbar.
In der Wechselrichtertechnik ist es ein bekanntes Problem, dass die Zwischenkreis-
spannung die Sperrspannung der einzelnen Transistoren überschreitet. Gelöst wird es
mit Multileveltopolgien, wie der NPC-, Flying Capacitor oder der ANPC-Brücke. Die
Herangehensweise für den Einsatz ist in vielen Fällen identisch. Durch die Aufteilung
der Zwischenkreisspannung auf mehrere in Serie geschaltete Transistoren ist es möglich,
die Belastung der einzelnen Leistungstransistoren zu verringern. Eine Ausnahme bildet
hier die T-Type Brücke, welche das Ziel verfolgt ein drittes Spannungsniveau in der
Ausgangsspannung zu etablieren, aber nicht für alle Transistoren die Spannungsbelastung
zu reduzieren. Sie ist daher für die Problemstellung uninteressant [95].
Nach einer Analyse der Topologien ANPC und NPC zeigte sich, dass aufgrund des
Mangels an verfügbaren GaN-Dioden die NPC-Brücke nicht in Frage kam. Schlussfolgernd
galt die ANPC-Brücke als der vielversprechendste Kandidat für die Erfüllung der Hoch-
voltzwischenkreisanforderung. Die erhöhte Anzahl von sechs Leistungshalbleitern ist eine
Herausforderung, mit dem Vorteil, dass beim Potentialwechsel der Ausgangsspannung
der Brückenlaststrom besser geführt werden kann.
Die Schaltcharakterisierung der ANPC-Brücke im ersten Ansatz, mit vorgefertigten
Halbbrücken von TI, zeigte eine hohe Überspannung an einem nicht beim aktiven Schalten
beteiligten Transistor, welche bei schnellen transienten Schaltvorgängen, meist beim
125
harten Schalten beobachtet werden konnte. Dieser Effekt entfaltet seine Wirkung, wenn
die Transistoren mit einer Schaltgeschwindigkeit von
dU
dt≥20 V/ns
schalten. Für GaN
Halbleiter in dieser Qualitätsstufe ist diese Schaltgeschwindigkeit nicht ungewöhnlich.
Interessanterweise sind bei der Untersuchung des verwendeten Transistors in einer
Halbbrücke keine Auffälligkeiten aufgetreten. Erst eine detaillierte Untersuchung der
N-Pfad-Schleife der ANPC-Brücke mit Hilfe einer 3D-FEM Simulation zeigte auf, dass
die Verbindungen zwischen den vorgefertigten Halbbrücken und dem Verbindungsboard
hohe parasitäre Induktivitäten zur Folge haben, welche die Ursache der Überspannung
sind. Es konnten weiterhin anhand einer Schaltungssimulation, mit den extrahierten
Induktivitäten aus der 3D-FEM Simulation, exemplarisch die Spannungsverläufe
eines solchen Schaltvorgangs nachgebildet werden. Dabei zeigt die Simulation bei
der Gegenüberstellung mit der Messung im gleichen Arbeitspunkt eine vergleichbare
Überspannung und eine weitere niederfrequente Oszillation. Untersuchungen in einer
LLC-DC-DC-Wandler-Konfiguration zeigten im kapazitiven Arbeitspunkt, dass die
Überspannung fast das doppelte der Zwischenkreisspannung annimmt. Durch die kritische
Überschreitung einer Hardwaregrenze durch Überspannung, musste die ANPC-Brücke
mit Halbbrücken von TI für den Einsatz in der Endanwendung ausgeschlossen werden.
Die Erkenntnisse aus der ersten ANPC-Brückenversion sind in eine weitere Version
eingeflossen. Die auf einer Platine aufgebaute Brückenversion mit räumlich günstiger ange-
ordneten Leistungshalbleitern, zeigte im Vergleich zur ANPC-Brücke mit TI-Halbbrücken,
eine Verbesserung des Verhaltens an dem beim Schalten nicht beteiligen Transistoren.
Eine Gegenüberstellung beider ANPC-Brücken in einer 3D-FEM-Simulation belegt
weiterhin die Optimierung im Bezug auf die Reduktion der parasitären Induktivitäten
in der N-Pfad-Schleife. Mit dem Abschluss der Entwicklung der ANPC-Brücke ist die
Anforderungen
UHV
=
720 V
voll erfüllt. Bei der Untersuchung des Wandlers in einer
LLC-DC-DC-Wandler-Konfiguration erreichte dieser eine Ausgangswirkleistung von
Pout
=
1,8 kW
im induktiven Arbeitspunkt. Somit ist die Anforderung der Leistung
mit
Pout,max ≈2 kW
erreicht. Im kapazitiven Arbeitspunkt des Wandlers, in dem die
ANPC-Brücke mit TI-Halbbrücken Überspannung von bis zu dem Doppelten der Zwi-
schenkreisspannung erreichte, zeigte diese ANPC-Brücke kein auffälliges Schaltverhalten.
Die hohe Leistung stellt auf der Niedervoltseite (
ULV ≈45 V
), durch den hohen
Strom, eine weitere hohe Anforderung, die mit den zu diesem Zeitpunkt erhältlichen
Transistoren auf GaN-Basis schwer zu lösen war. Eine erste realisierte Lösung ist eine
Vollbrücke mit Luftkühlung, welche schnell die Grenze der thermischen Belastbarkeit
erreichte. Eine weitere Lösung mit einer Wasserkühlung demonstrierte, dass die
benötigte Leistung abführbar ist. In der Untersuchung des Schaltverhaltens zeigte diese
Vollbrücke jedoch, dass der benötigte Spitzenstrom nicht schaltbar ist. Das Limit des
schaltbaren Stroms ohne Verletzung der Transistorspezifikation ist auf
iout,VB,max
=
45 A
beschränkt. Eine Untersuchung der Schaltzelle zeigte, dass die parasitäre Induktivität
126
der Kommutierungsschleife des Layouts bereits bei
Lσ≈1,08 nH
liegt, somit kann eine
Anpassung des Layouts zur Verringerung der parasitären Induktivität keinen Erfolg
garantierten.
Die Umsetzung einer Parallelschaltung von Halbleitern in dieser Arbeit ermöglichte
einen Lösungsansatz zur Steigerung des schaltbaren Stroms. Bis zu einem Strom
von
iout,VB,max
=
70 A
zeigte die Parallelschaltung in der Schaltcharakterisierung
keine Verletzung der Transistorspezifikation. Untersuchungen wie Dauerbetrieb und
Totzeitverhalten wurden mit der Parallelschaltung im Rahmen dieser Arbeit nicht mehr
durchgeführt. Dennoch sollte die Parallelschaltung in zukünftigen Versionen des DC-
DC-Wandlers zum Einsatz kommen, um die Ausgangsleistung zu steigern. Ein wichtiger
Punkt, welcher bei der Untersuchung der Niedervoltbrücke herausgearbeitet werden
konnte ist, dass die Totzeitverluste eine dominante Rolle spielen. Ein großer Vorteil
von GaN Transistoren ist, dass diese in wenigen Nanosekunden schalten und somit die
Möglichkeit bieten die Totzeit in einer vergleichbaren Größenordnung einzustellen. Die
minimale Totzeit, welche ein gutes Schaltverhalten aufzeigte, lag bei
tTotzeit,VB
=
25 ns
.
Ein weiteres Absenken der Totzeit ist aufgrund der Signallaufzeiten und Verzögerungen
der Hardware nicht empfehlenswert.
Für den gesamten DC-DC-Wandler steht eine wassergekühlte ANPC- und Vollbrücke zur
Verfügung. Die Anforderung des bidirektionalen Leistungsflusses und der galvanischen
Trennung kann mit einer Phase-Shifted- oder einer LLC DC-DC Topologie gelöst werden.
Die Simulation dieser beiden Topologien beweist, dass beide Ansätze vergleichbar
sind. Anhand einer Diskussion der Vor- und Nachteile und der Einschätzung, dass der
LLC-Wandler den größeren Beitrag für die Forschungsgemeinschaft darstellt, wurde
dieser ausgewählt. Die Auslegung für den bidirektionalen Betrieb führt dazu, dass der
Resonanzkreis vergleichbar einer DAB mit einer konstanten Schaltfrequenz betrieben
sowie die Leistung mithilfe der Phasenverschiebung eingestellt werden kann.
Die Erprobung des gesamten Wandlers mit dem ersten Regelansatz mit Spannungsrege-
lung bewies, dass die Umsetzung eines DC-DC Wandlers mit Anforderungen, welche die
derzeitigen GaN-Halbleiterspezifikationen überschreiten, möglich ist. Damit schloss das
Forschungsprojekt mit Erfolg ab. Einzig die Anforderung der Ausgangsleistung konnte
nicht erfüllt werden, was mit der präsentierten Parallelschaltung durchaus lösbar wäre.
Die einfache Spannungsregelung, die eine sehr geringe Dynamik aufweist, ist nicht
zufriedenstellend. Die Aufteilung des ANPC-Brückenstroms in seinen Blind- und
Wirkanteil ist die Grundlage der Auslegung des Resonanzkreises. Diese Aufteilung
machen sich Wechselrichter in der Regelung zunutze, um Wirk- und Blindleistung
getrennt einstellen zu können. Einen Ansatz zu Modellbildung für eine Regelung eines
klassischen LLC-Wandlers beschreibt die Literatur, welche den resonanten Strom in
seinen skalaren Wirk- und Blindanteil zerlegt. Eine solche Synthese des Stroms im
127
Resonanzkreis konnte in dem Wandler dieser Arbeit umgesetzt werden. Der Wandler
zeigte mit einer Regelung des Wirk- und Blindanteils ein verbessertes Regelverhalten.
Im praktischen Versuch wurde der Wandler, unter Berücksichtigung des Betriebs der
Niedervoltbrücke im sicheren Bereich bis zu einer Gesamtleistung von
Pout
=
1,3 kW
erprobt und erreichte einen Wirkungsgrad von
η
= 0
,
96. Beachtet werden muss, dass der
Fehler der Leistungsmessung mit ca.
±
∆
η
= 0
,
02 zu berücksichtigen ist. Das Ergebnis
liegt in den Erwartungen der Simulation.
Eine Anforderung, welche nur über die Simulation gezeigt wurde, ist der bidirektionale
Fall, welcher im Labor zu diesem Zeitpunkt nur mit hohem Ressourcenaufwand
nachstellbar gewesen wäre. Aufgrund dessen, dass die Regelung vergleichbar mit der
Simulation funktioniert, wird dieser Punkt mit einem geringen Risiko eingeschätzt und
kann in einer zukünftigen wissenschaftlichen Arbeit umgesetzt werden.
Die Forschungsarbeiten dieser Dissertation haben gezeigt, wozu die zu diesem Zeitpunkt
erhältlichen GaN Transistoren in der Lage sind. Des Weiteren ist während der
Bearbeitungszeit die Qualität der Halbleiter verbessert worden. Das führte dazu, dass der
aktuelle ANPC-Wandler, sowie die Vollbrücke ein Jahr ohne Hardwareausfall arbeitete.
Das dynamische Verhalten des Einschaltwiderstandes ist in der Bearbeitungszeit
signifikant verbessert worden.
Der Wandler selber hat seine maximale Optimierungsgrenze nicht erreicht. Durch
das Tauschen der Niedervoltbrücke mit der Parallelschaltung kann der Wirkungsgrad
gesteigert und die maximale Leistung der Anforderung erreicht werden. Die Regelung
des Wandlers in der dq Ebene funktioniert, wenn auch mit Optimierungsbedarf. Ein
Entkopplungsnetzwerk könnte die Abhängigkeit des Blind- und Wirkanteils korrigieren.
Für weiterführende Untersuchungen sei auf die Literatur [41] verwiesen.
Der Transformator im Resonanzkreis ist handgewickelt und nicht optimiert. Die
Niedervoltseite des Transformators hat zwei getrennte Wicklungen mit Litze, um den
Strom im Transformator aufzuteilen. Es sollte untersucht werden, ob die Verwendung von
Flachdraht oder Folie nicht besser geeignet ist, um die ohmschen Verluste zu reduzieren,
bei gleichzeitigem Erhalt der Streuinduktivität. Hierbei könnten die in der Literatur
[96],[97] beschriebenen Optimierungsansätze mit Hilfe einer FEM Simulationen helfen.
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138
A
Gleichungen und Parameter für das
Kapitel 2
A.1 Fourierreihenentwicklung für die erste Harmo-
nische der FHA
Die Signalform in Abbildung A.1 entspricht einer geraden Funktion. Somit ist der
Koeffizient
bk
= 0 der Fourierreihenentwicklung [98, S. 164]. Die Funktion ist definiert
m·π
−π
π
A
Abbildung A.1: Grundlage für die Berechnung der Fourierreihenentwicklung
nach (A.1) und der Koeffizient
ak
berechnet sich zu (A.2). Die gesamte Fourierreihe
kann mit (A.3) aufgestellt werden.
139
A.2 Resonanzkreiswerte für die Kurvenverläufe aus Abbildung 2.10 für den
unidirektionalen LLC-Wandler
f(t) =
−A−π≤t < −π+m·π
2
0−π+m·π
2≤t < −m·π
2
A−m·π
2≤t < m·π
2
0m·π
2≤t < π −m·π
2
−A π −m·π
2≤t < π
(A.1)
ak=2·A
k·πsin (︄k·m·π
2)︄(cos (π·k)−1) (A.2)
f(t) = ∞
∑︂
k=1
ak·cos (kω ·t)(A.3)
A.2 Resonanzkreiswerte für die Kurvenverläufe aus
Abbildung 2.10 für den unidirektionalen LLC-
Wandler
Alle Parameter der Gleichungen (A.4) bis (A.7) sind auf die Hochvoltseite bezogen
und folgen den Ersatzschaltbildern aus Abbildung 2.9. Die Widerstandswerte spiegeln
die maximale gewünschte Leistung und den Leerlauf wieder und sind in Tabelle A.1
aufgeführt.
RS
AC ·n2=RS′
AC =RP
AC =RAC (A.4)
Cr= 44 nF (A.5)
LM= 527 µH(A.6)
LS
r·n2=LS′
r=LP
r= 28 µH(A.7)
Tabelle A.1:
Werte für
RAC,n
für die Konfigurationen Vollbrücke (VB) als Gleichrichter
und ANPC-Brücke als Gleichrichter
Konfiguration PRac,1=2 kW PRac,2=1 kW PRac,3=500 W PRac,4=400 W PRac,5≈0W
ANPC 58 Ω118 Ω235 Ω295 Ω5kΩ
VB 48 Ω97 Ω191 Ω240 Ω5kΩ
140
A.3 DAB-ANPC-Brücke und Vollbrücke, Stromgleichung
A.3 DAB-ANPC-Brücke und Vollbrücke, Strom-
gleichung
Allgemein gilt:
∆I1=A·t1(A.8)
∆I2=B·t2(A.9)
∆I3=C·t3(A.10)
∆I4=D·t4(A.11)
I0=1
2(∆I1+ ∆I2+ ∆I3+ ∆I4)(A.12)
I2
rms,1=1
π(︃I2
0·t2+B·t2
2·I0+1
3·B2·t3
2)︃(A.13)
I2
rms,2=1
π(︃I2
2·t3+C·t2
3·I2+1
3·C2·t3
3)︃(A.14)
I2
rms,3=1
π(︃I2
3·t4+D·t2
4·I3+1
3·D2·t3
4)︃(A.15)
I2
rms,1=1
π(︃I2
4·t1+A·t2
1·I4+1
3·A2·t3
1)︃(A.16)
Irms =√︂I2
rms,1+I2
rms,2+I2
rms,3+I2
rms,4(A.17)
A.3.1 m1=m2
A=v·UHV,nom
(w·Lr)(A.18)
B= 0 (A.19)
C=UHV,nom
(w·Lr)(A.20)
D=UHV,nom(1 + v)
(w·Lr)(A.21)
t1=π−ϕ(A.22)
t2=ϕ−m·π(A.23)
t3=t1(A.24)
t4=t2(A.25)
141
A.3 DAB-ANPC-Brücke und Vollbrücke, Stromgleichung
A.3.2 m1> m2
A.3.2.1 (︂(m1−m2)
2)︂π > ϕ
A= 0 (A.26)
B=UHV,nom
(w·Lr)(A.27)
C=UHV,nom(1 −v)
(w·Lr)(A.28)
D=UHV,nom
(w·Lr)(A.29)
t1=π·(1 −m1)(A.30)
t2= ((m1−m2)·π
2−ϕ)(A.31)
t3= (m2·π)(A.32)
t4= ((m1−m2)·π
2+ϕ)(A.33)
A.3.2.2 (︂1−(m1+m2)
2)︂π > ϕ
A= 0 (A.34)
B=UHV,nom(1 −v)
(w·Lr)(A.35)
C=UHV,nom
(w·Lr)(A.36)
D=UHV,nom ·v
(w·Lr)(A.37)
t1=π−ϕ−(m1+m2)∗π
2(A.38)
t2= ((m1+m2)·π
2−ϕ)(A.39)
t3= ((m1−m2)·π
2+ϕ)(A.40)
t4= (ϕ−(m1−m2)·π
2)(A.41)
142
B
Bauteilwerte für die N-Pfad
Schaltungssimulation der
TI-ANPC-Brücke
Tabelle B.1: Simulationswerte
Parameter Wert Kommentar
Lσ0,5 nH ermittelt
LC2,2 nH 3D-FEM
RLC150 mΩ ermittelt
LV1,65 nH 3D-FEM
CB254 pF 3D-FEM
RCB1 kΩ ermittelt
CC135 pF ermittelt
RCC550 mΩ ermittelt
143
C
Verlustmodell der Leistungshalbleiter
Bei Verwendung von Leistungshalbleitern ist es empfehlenswert eine Verlustleistungsbe-
trachtung durchzuführen. Damit wird sichergestellt, dass die verwendeten Leistungstran-
sistoren zusammen mit dem gewählten Kühlkonzept die maximale Halbleitertemperatur
nicht überschreiten.
In schaltenden Anwendungen, wie in dieser Arbeit, werden zur Bestimmung der
Schaltverluste die Einschalt- (
Eon
) und Ausschaltverlustenergien (
Eoff
) verwendet. Nicht
immer werden sie vom Hersteller im Datenblatt angegeben. Ab diesem Punkt gibt es
mehrere Ansätze zur Bestimmung der Verlustleistung:
•
Bei Vorhandensein eines SPICE Modells kann die gesamte schaltende Anwendung
in einer Simulation modelliert werden.
Dieser Ansatz ist insbesondere bei Wandlern mit hoher Schaltfrequenz und geringen
Einschwingzeiten oder hoher Komplexität des Wandlers nicht immer zu bevorzugen.
•Die Gewinnung der Verluste aus einer Doppelpulsmessung.
Dieser Ansatz ist aufgrund der Freiheitsgrade
Uds
,
Id
und Halbleitertemperatur
aufwändig. Dazu kommt, dass ein separater Aufbau für einen Transistor entwickelt
werden muss, obwohl die Entscheidung diesen Halbleiter in der Endanwendung zu
verwenden noch nicht gefallen ist. Dennoch ist dieser Ansatz der genaueste unter
den hier beschriebenen.
•
Die mathematische Berechnung der Einschalt- und Ausschaltenergien aus den
Angaben des Datenblattes.
Diese Methode ist vom verwendeten Halbleiter abhängig. Bei MOSFETs ist dieses
Verfahren etabliert und kann in Application Notes der Hersteller nachgelesen
werden. Dennoch birgt dieses Verfahren die Gefahr der höchsten Ungenauigkeit, da
die Angaben im Datenblatt des Herstellers nicht durch eigene Messungen validiert
wurden und der Messaufbau des Herstellers weitestgehend unbekannt ist. Für eine
erste Abschätzung ist dieser Ansatz aufgrund seiner Zeitersparnis zu bevorzugen.
144
0 50 100 150 200 250 300 350 400 450 500
10 0
10 2
C (pF)
Ciss
Coss
Crss
Abbildung C.1: Extraktion der kapazitiven Verläufe aus dem Datenblatt [12]
In dieser Arbeit wird die letzte Methode verwendet, da die Komplexität des Wandlers
aufgrund der erforderlichen Regelung und des speziellen Modulators für die ANPC-
Brücke, für eine SPICE-Simulation ein zu hohes Maß an Zeit in Anspruch nehmen
würde.
Die Veröffentlichung [42] beschreibt eine Herangehensweise zur Berechnung der Einschalt-
und Ausschaltenergien für den Transistor GS66508T, welcher in der Anwendung dieser
Arbeit zum Einsatz kommt. Im Anschluss werden die berechneten Energien in einer
PLECS-Simulation für die Bestimmung der Verluste im kontinuierlichen Betrieb der
Endanwendung verwendet.
Zu Beginn ist die Extraktion der wichtigsten Kurven und Werte aus dem Datenblatt
erforderlich. Abbildung C.1 zeigt den Verlauf der Transistorkapazitäten, welche aus
dem Datenblatt extrahiert wurden. In den Berechnungen wird der Verlauf
Crss ≈Cgd
aufgrund der Abhängigkeit von der Sperrspannung verwendet. Weitere notwendige Werte
zeigt die Tabelle C.1. Des Weiteren wird die
Eoss
Kurve benötigt, auf die hier nicht
weiter eingegangen wird (siehe Datenblatt [12]).
Tabelle C.1: Werte aus dem Datenblatt [12]
Parameter Wert
Rintern 1,1 Ω
Rg,on 10 Ω
Rg,off 1 Ω
Qgs 2,2 nC
Qgd 1,8 nC
Vg,on 6 V
Vg,off 0 V
Vds 400 V
Tj25◦C
Vp3,0 V
Vth 1,7 V
145
Die Veröffentlichung geht davon aus, dass bereits eine Verlustleistungsmessung mit einer
gegebenen Konfiguration durchgeführt wurde, was beim GS66508T Transistors der Fall
ist. Für den Niederspannungstransistor GS61008T existierten veröffentlichte Einschalt-
und Ausschaltenergien nicht, weshalb die initialen stromabhängigen Einschalt- und
Ausschaltenergien basierend auf den Datenblattangaben berechnet wurden.
EOn =
Vds·Id
2((Qgd +Qgs,sw)·(Rintern +Rg,on))
Vg,on −Vp
(C.1)
EOff =
Vds·Id
2((Qgd +Qgs,sw)·(Rintern +Rg,off))
|Vg,off|+Vp
(C.2)
Mit Hilfe der Gleichungen C.1 und C.2 welche aus der Veröffentlichung [42] übernommen
wurden können die spannungs- und stromabhängigen Verlustanteile berechnet und die
initialen Verlustenergien nach der Tabelle I bestimmt werden. Die Abbildung C.2 zeigt
das Ergebnis der Berechnung und die extrahierte Kurve aus der Veröffentlichung (vgl.
Fig. 2 [42]) für den Transistor GS66508T. Bei einem Vergleich der Kurven mit der
Veröffentlichung kann eine hinreichende Genauigkeit festgestellt werden.
0 5 10 15 20 25
0
20
40
60
E (µJ)
Eon
Eoff
Eon,paper
Eoff,paper
Abbildung C.2:
Berechnete
Eon
und
Eoff
Kurven für die Werte aus Tabelle C.1 bei
unterschiedlichen Strömen.
Eon @ initial condition (3)
Rg,on scaling (5)
Vds scaling (9)
Eon,new @ desired Vds,Rg,on and Tj
Eon(Ron,new)
Eon(Ron,new, Vds,new)
Eqoss calculation
Eqoss(Vds)
Eqoss(Vds,new)
Tjscaling (2) and (6)
Eon(Ron,new, Tj,new, Vds,new)
(a) Berechnung neue Einschaltenergie
Eoff @ initial condition (4)
Rg,off &Tjscaling (7)
Vds scaling (10)
Eoff,new @ desired Vds,Rg,off and Tj
Eoff(Roff,new, Tj,new)
Eoff(Roff,new, Tj,new, Vds,new)
Eoss from table
Eoss(Vds)
Eoss(Vds,new)
(b) Berechnung neue Ausschaltenergie
Abbildung C.3:
Berechnungsmodell für die Berechnung einer neuen Ein- bzw. Ausschal-
tenergie. Die Abbildungen sind in Anlehnung zur Veröffentlichung [42, Fig. 5] entstanden
146
Mit den initialen Einschalt- und Ausschaltkurven kann jetzt eine Anpassung der
Schaltenergien nach Sperrspannung, Halbleitertemperatur und Gatewiderständen
vorgenommen werden. Dabei wird nach den Berechnungsmodellen aus Abbildung C.3
vorgegangen. Zu Beginn stehen die bereits initial ermittelten Verlustenergien, welche
anhand der Gleichungen entsprechend der neuen Parameter bewertet werden kann.
Zum besseren Verständnis sind die entsprechend zu verwendenden Gleichungen aus der
Veröffentlichung in Klammern hinterlegt.
Die Abbildung C.4 zeigt die Berechnung im Vergleich mit den Messungen aus der
Veröffentlichung. Dabei ist festzustellen, dass die Kurven nicht exakt übereinander
liegen. Dies ist damit zu begründen, dass die
Eoss
und
C(r,o,i),ss
Kurven aus dem
Datenblatt extrahiert wurden und dabei Fehler auftraten. Der Hauptgrund liegt jedoch
bei der Verwendung des
Eqoss
. Diese Energie beinhaltet nicht nur die Ausgangsladung
0 2 4 6 8 10 12 14 16 18 20 22
I (A)
0
50
100
150
E (µJ)
Abbildung C.4:
Vergleich der Berechnung (durchgezogene) mit den Ergebnissen aus
der Veröffentlichung (gestrichelt);
Ron
=
25 Ω
;
Roff
=
15 Ω
;
Ugs,on
=
6 V
;
Ugs,off
=
−3 V
;
Tj
=
75◦C
des gegenüberliegenden Transistors der Halbbrücke, sondern zusätzlich die Energie
der Ausgangskapazität der Schaltzelle. Dieser Wert ist in der Veröffentlichung nicht
angegeben und musste für die Betrachtung ermittelt werden. Für weiterführende Literatur
zu
Eqoss
wird auf die Veröffentlichung [99] verwiesen. In Anbetracht der Tatsache, dass
diese Kurven für die Auswahl der Topologien verwendet werden und in jeder Simulation
identisch sind, kann eine geringe Abweichung vernachlässigt werden.
Auf Grundlage dieser Rechnung wurden die in Kapitel 2.1.1 verwendeten Einschalt- und
Ausschaltverlustenergien mit den dort angegebenen Gatekonfigurationen ermittelt.
Für den Transistor GS61008T ist es notwendig, den erforderlichen Mittelwert der
Transkonduktanz
gm
aus der Transferkennlinie zu berechnen, welcher für den GS66508T
aus der Veröffentlichung entnommen wurde. Die Werte für
Tj
= 25
◦C
und
Tj
= 150
◦C
sind aus der Tabelle C.2 zu entnehmen.
147
Tabelle C.2: Transkonduktanz für den GS61008T
Parameter Wert
gmT=25◦C54,8A
V
gmT=150◦C21,9A
V
148
D
Aufbau des thermischen Modells für
den GS61008*
Für ein besseres Verständnis der thermischen Anbindung der Leistungstransistoren an das
Kühlsystem musste ein 3D-Modell erstellt und in der 3D-FEM Simulation CST Studio
Suite untersucht werden. Das Modell für die IMS-Platine mit den Leistungstransistoren
GS61008P entspricht bis auf geringfügige Anpassungen des Kühlkörpers, welche in diesem
Kapitel beschrieben sind, dem aus der Masterarbeit [69]. Die Herangehensweise ist für
beide Aufbauten vergleichbar, weshalb in diesem Kapitel der Aufbau des GS61008T mit
der 4-lagigen Platine beschrieben wird. Aufgrund des unbekannten internen Aufbaus
des Transistors, musste zunächst ein Modell entworfen werden, welche den
Rth
des
Datenblattes nachbildet. Abbildung D.1 zeigt den internen Aufbau des Modells. Der
Halbleiter ist in der Simulation als Wärmequelle definiert und in dem Modell als
Oberfläche nachgebildet. Er besitzt einen idealen thermischen Widerstand von
Rth
=
0 Ω
(siehe Abbildung D.1a). Auf der Wärmequelle schließt sich, wie in Abbildung D.1b
zu sehen ist, bündig eine Wärmebrücke an, welche den thermischen Widerstand des
Transistors von der Halbleiteroberfläche (J) bis zum „top cooling pad“ (C) nachbildet.
Der thermische Widerstand von der Halbleiteroberfläche (J) zur Platine (B) wird durch
das Anpassen der Wärmeleitfähigkeit des PAD-Materials erreicht. Positioniert werden die
Transistormodelle auf einem PCB-Modell, wie in Abbildung D.2a zu sehen ist. In diesem
Modell ist die erste Kupferlage und das FR4 Kernmaterial mit berücksichtigt. In der
(a)
Pads und Wärmequelle
(b) mit Wärmebrücke
Abbildung D.1: Aufbau des thermischen Modells für den GS61008T
149
(a)
Positionierung des GS61008T Modells auf
der PCB
(b)
Temperaturverlauf des Modells bei einem
Wärmestrom von Q
˙v= 25 W je Transistor
Abbildung D.2: Verhalten des GS61008T Modells der 3F-FEM Simulation
Abbildung D.2b ist der Temperaturunterschied zwischen der Halbleiteroberfläche und
der Oberfläche des „top cooling pad“ dargestellt. Die Wärmequelle ist mit
Q
˙v
=
25 W
je
Transistor angegeben. Der größte Anteil des Wärmestroms durchströmt das „top cooling
pad“ mit
Q
˙v
=
23,8 W
. Der restliche Anteil fließt über die PADs des Halbleiters in das
PCB-Modell. Die Berechnung des thermischen Widerstands von der Halbleiteroberfläche
(J) bis zum „top cooling pad“ (C) ergibt einen Wert von
Rth,J−C
=
0,59 K/W
und
weist eine ausreichende Genauigkeit von ∆
Rth,J−C
=
7 %
zum Datenblatt auf. Nach
dem der Transistor in dem Modell das erwünschte thermische Verhalten aufweist, wird
das Modell im nächsten Schritt um die Wärmeleitpaste erweitert. Die Dicke dieser
Paste ist in der betrachteten Simulation die Variable, um einen Abgleich mit den
Messungen zu erhalten (vgl. Abbildung D.3a). Das AlN-Pad wird über beide Halbleiter
aufgesetzt. Der Kühlkörper, wie in Abbildung D.3b dargestellt, ist in zwei Bereiche
(a)
Wärmeleitpaste (hellblau) und AlN-PAd
(transparenter Block)
(b) Kühlkörper und Kühlmedium
Abbildung D.3:
Endaufbau des Modells in der 3D-FEM Simulation mit AlN-Pad und
Kühlkörper
150
Abbildung D.4: Temperaturverlauf im Farbverlauf von rot (88◦C) zu blau (27◦C)
unterteilt, dem eigentlichen Kühlkörper, welcher aus einem 3D-Modell des Herstellers
(Alphacool HF 14 Smart Motion Universal Copper Edition) extrahiert wurde und
dem Kühlmedium. Das Kühlmedium wird in der Simulation als ideale Wärmesenke
angenommen und mit einer konstanten Temperatur voreingestellt. Die Simulation
berücksichtigt das stationäre Verhalten des thermischen Aufbaus. Der Temperaturverlauf
kann in Abbildung D.4 betrachtet werden. Durch die Abmessungen des Aufbaus von
µm
für die Wärmeleitpaste bis hin zum Kühlkörper mit
>100 mm
ist die Auswertung
anhand von Wärmeverläufen in Bilder wie sie in Abbildung D.4 gezeigt sind schwierig,
deshalb wird der Temperaturverlauf in dieser Arbeit entlang des weißen Pfeils abgebildet.
151
E
Steuereinheit
Das Kernstück der Steuereinheit ist das Entwicklerboard DE10-Nano der Firma Terasic.
Der darauf verbaute System-on-Chip (SoC) stellt einen Dual-Core Cortex-A9 ARM
Applikationsprozessor und ein FPGA der Serie Cyclone V zur Verfügung.
Die Integration beider Komponenten in einem Chip hat den Vorteil, dass beide getrennt
voneinander arbeiten und dennoch direkt über einen Hochgeschwindigkeitsdatenbus
(AXI Bus) kommunizieren können. Diese Anbindung erlaubt es, Funktionsblöcke im
FPGA direkt vom Applikationsprozessor zu verwalten. Dadurch können Vorteile von
beiden Komponenten (FPGA und Applikationsprozessor) ausgenutzt werden.
Ein großer Vorteil des Applikationsprozessors (ARM) ist es, dass der direkte Einsatz
eines Betriebssystems möglich ist. Dieses Betriebssystem umgeht die komplexe Low-
Level Programmierung des Prozessors, was aufgrund der Komplexität der ARM
Prozessoren einen hohen zeitlichen und programmiertechnischen Aufwand darstellt.
Das verwendete Betriebssystem in dieser Arbeit und in der Doppelpuls-Hardware ist
ein Ubuntu 16.04-arm (Linux). Der Einsatz eines solchen Betriebssystems erlaubt es
auf bereits entwickelte sowie getestete Kernkomponenten zurückzugreifen und bspw. bei
der Integration der Doppelpuls-Hardware, in einer bestehenden Ethernet-Infrastruktur
direkt beim Transportlayer (OSI-Level 4) anzusetzen. Das erspart das aufwändige
Programmieren eines TCP/IP-Stacks. Ein Zugewinn ist auch die Multithread-Fähigkeit
des Betriebssystems, welche die „parallele“ Abarbeitung von Prozessen erlaubt. Somit
ist es möglich, mehrere Verbindungen zur Kontrolleinheit aufzubauen, um Messdaten,
Überwachungsdaten usw. zu erhalten.
In regelungstechnischen Anwendungen sind Echtzeitbetriebssysteme im Einsatz, welche
in der Lage sind Prozesse in einer vorhersagbaren Zeit auszuführen. Insbesondere
in der Regelungstechnik ist die strenge zyklische Abarbeitung unabdingbar, um die
vorgegebenen zeitlichen Parameter von Filtern und Reglern zu gewährleisten [86].
Der integrierte FPGA bringt durch seine programmierbare Logik diese zeitlichen
Rahmenbedingungen mit. Aufgrund dessen, dass fast jeder programmierte Prozess
152
E.1 Funktionaler Softwareaufbau im ARM und FPGA
im FPGA in eine digitale Logik umgewandelt wird, ist dessen zeitlicher Ablauf definiert
durch die Laufzeiten der verknüpften Logikgatter. Durch die unterschiedlichen Prozesse
ergeben sich unterschiedliche Prozesslaufzeiten, was eine Synchronisierung der einzelnen
Prozesse erfordert, und intern durch einen Systemtakt erfolgt. Beachtet werden muss,
dass die Prozesse unterhalb der Systemtaktzeit valide Daten liefern. Wie eine solche
Synchronisierung im Detail erfolgt, soll hier nicht erläutert werden. Es wird auf die
Literatur verwiesen [92].
E.1 Funktionaler Softwareaufbau im ARM und
FPGA
Der interne Softwareaufbau der Steuereinheit in dieser Arbeit ist vergleichbar mit der
Doppelpuls-Hardware, und in Abbildung E.1 exemplarisch dargestellt. Die Kommuni-
kation mit der Außenwelt erfolgt über ein TCP/IP Server-Client Applikation, welche
die empfangenen Befehle auf Daten-Adress-Bus (AXI) schreibt. Der FPGA leitet die
Befehle abhängig der Adresse an einen seiner internen Komponenten weiter. Abseits
ARM Core
TCP/IP
Benutzer <−>AXI
Applikation
Verbindung
Modulator
Interface
SPI 0
SPI 1
Adressdekoder
ANPC-Br¨ucke
Vollbr¨ucke
Stromsensoren
Zwischenkreismessungen
¨
Uberwachung
GPIOs
¨
Uberstromerkennung
Beobachter
Regelungsblock
Befehlsdekoder
FPGA Core
Stream-Applikation
TCP/IP
Verbindung
Abbildung E.1: Funktionaler Softwareaufbau
dieser normalen Kommunikation stellt die Streaming-Applikation eine Verbindung zum
Beobachter her, welcher in Echtzeit Daten erfassen kann. Dadurch ist die Betrachtung
der Messdaten direkt möglich (siehe Erfassung der D- und Q-Komponenten in Abbildung
6.10). Die Messdaten werden über eine SPI von den ADCs gelesen und aufbereitet.
Die Aufbereitung umfasst eine digitale Filterung und die Anpassung der Messdaten
an das interne 27Bit (13.14Bit) Zweierkomplement [92, S. 246]. Eine Ausnahme bildet
die Implementierung der
αβ
- und D-Q-Komponenten-Synthese, welche mit einer 32Bit
Auflösung rechnet, um die Genauigkeit zu verbessern (vgl. Kapitel 6.3).
Die Überwachung in Abbildung E.1 stellt eine dominante Rolle dar. Sie überwacht
alle Messdaten auf Grenzwerte. Des Weiteren wird dort die Hardwarestromerkennung
ausgewertet. Sollte einer der Parameter eine Grenze überschreiten signalisiert die
153
E.2 Modulator Block
Überwachung dem Modulator, dass ein Fehler aufgetreten ist, welcher dann unverzüglich
eine Notabschaltung einleitet. Ist die Überwachung im Fehlerzustand, kann nur der
Benutzer diesen quittieren. Solange der Fehler anhält sind alle regelungstechnischen
Prozesse angehalten und zurückgesetzt.
E.2 Modulator Block
Der Modulatorblock in Abbildung E.1 vereint mehrere Aufgaben. Zum einen die
Synthese der Ausgangsbrückensignale, wie in Abbildung E.2 gezeigt. Dabei wird ein
Sägezahnsignal erzeugt, welches in der FPGA internen Darstellung von 0bis 2
π
in der
erwünschten Schaltfrequenz läuft (In der Arbeit
fsw
=
130 kHz
). Die Höhe des Signals
bleibt stets gleich, nur die Anstiegsgeschwindigkeit ändert sich nach einer Anpassung
der Schaltfrequenz. Der gleiche Endwert des Sägezahnsignals ist essentiell, um zu
gewährleisten, dass die
αβ
- und D-Q-Komponenten-Synthese verwertbare Informationen
liefert und synchron zur Erzeugung der Brückenspannungen ist.
Die Gewinnung der internen Brückensignale erfolgt wie in der Abbildung E.2 gezeigt
um
1
2π
und
3
2π
. Die Phasenverschiebung stellt sich ebenfalls um die
1
2π
Marke ein. Der
2π
0π
φ
2
1
0
2
1
0
t
t
t
Abbildung E.2: theoretischer Arbeitsweise des Modulators
zweite Teil des Modulationsblocks ist die Erzeugung der Gatesignale abhängig von den
internen Brückensignalen, welches durch die Auswertung der Flanken erfolgt. Bevor
die Gatesignale an die Hardware ausgegeben werden, wird eine Einschaltverzögerung
(Totzeit) erzwungen, um einen ungewollten Brückenkurzschluss zu vermeiden.
154
F
Parameter der Regler für den
gesamten GaN Wandler
In der Tabelle F.1 sind die Abkürzungen für die PI-Reglerparameter angegeben.
Tabelle F.1: Abkürzungstabelle für die Reglerparametertabellen
Parameter Beschreibung
TPI,Idintegrale Komponente für den IdStromregler
KPI,Idverstärkende Komponente für den IdStromregler
TPI,Iqintegrale Komponente für den IqStromregler
KPI,Iqverstärkende Komponente für den IqStromregler
TPI,UDC integrale Komponente für den Zwischenkreisregler
KPI,UDC verstärkende Komponente für den Zwischenkreisregler
F.1 Reglerparameter für die D-Q-Komponenten in
der Simulation
Tabelle F.2: Regelungsparameter für die Simulation
Parameter Wert
TPI,Id8,0µs
A
KPI,Id1,46 1
A
TPI,Iq1ms
A
KPI,Iq0,11
A
TPI,UDC 70 µs·A
V
KPI,UDC 1,69 A
V
155
F.2 Reglerparameter für die D-Q-Komponenten im realen System
F.2 Reglerparameter für die D-Q-Komponenten im
realen System
Die eingestellten Parameter des Stromreglers entsprechen in etwa denen aus der
Simulation (vgl. Kap. F.1). Die des Zwischenkreisreglers hingegen mussten angepasst
werden, da sonst kein stabiler Arbeitspunkt gefunden wurde.
Tabelle F.3: Regelungsparameter im realen Aufbau
Parameter Wert
TPI,Id7,9µs
A
KPI,Id1,25 1
A
TPI,Iq1ms
A
KPI,Iq0,11
A
TPI,UDC 2,56 ms·A
V
KPI,UDC 0,1A
V
156
